[發明專利]掩膜結構及其形成方法、存儲器及其形成方法

在審

• 申請號: 201910550540.X
• 申請日: 2019-06-24
• 公開（公告）號: CN112133625A
• 公開（公告）日: 2020-12-25
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/8242;H01L27/108
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 孫佳胤;董琳

一種掩膜結構及其形成方法，一種存儲器及其形成方法，所述掩膜結構的形成方法包括：形成依次堆疊的第一掩膜層、第一緩沖層及第二掩膜層；刻蝕所述第二掩膜層，形成沿第一方向延伸的第一刻蝕圖形；在所述第一刻蝕圖形的側壁表面形成第一側墻；以所述第一緩沖層為停止層，去除第二掩膜層，形成第二刻蝕圖形；依次形成第三掩膜層、位于第三掩膜層表面的第二緩沖層以及位于所述第二緩沖層表面的第四掩膜層；刻蝕第四掩膜層，形成沿第二方向延伸的第三刻蝕圖形；在第三刻蝕圖形的側壁表面形成第二側墻；去除第四掩膜層，形成第四刻蝕圖形，第四刻蝕圖形與第三刻蝕圖形的深度相同。

技術領域

本發明涉及半導體技術領域，尤其涉及一種掩膜結構及其形成方法、一種存儲器及其形成方法。

背景技術

電容器作為集成電路中的必要元件之一，在電路中具有電壓調整、濾波存儲信號等功能，廣泛用于集成電路中，例如應用于DRAM(Dynamic Random Access Memory)存儲器中。

在20nm以下的DRAM制程中，隨著電容孔尺寸的減小，由于浸潤式光刻機的極限，直接通過兩個方向曝光刻蝕不能形成小尺寸電容孔掩膜及電容孔結構；因此，必須在現有技術基礎上，采用多重曝光技術形成更小尺寸的溝槽，然后通過兩個方向的小尺寸溝槽疊加形成更小的電容孔掩膜以及更小的電容孔結構。

但是在雙重曝光過程中，形成的溝槽結構深度不一致，且這種溝槽深度不一致會在圖形轉移到電容孔的掩膜過程中被放大，導致形成的電容孔掩膜有大小洞現象，或電容孔未打開現象，從而影響最終形成的DRAM存儲器的性能。

如何形成孔洞大小均勻的掩膜層，是目前亟待解決的問題。

發明內容

本發明所要解決的技術問題是，提供一種掩膜結構及其形成方法、一種存儲器及其形成方法，提高掩膜結構內的刻蝕圖形深度的一致性，從而提高存儲器的電容孔的尺寸的均勻性。

為了解決上述問題，本發明提供了一種掩膜結構的形成方法，包括：形成依次堆疊的第一掩膜層、第一緩沖層及第二掩膜層；刻蝕所述第二掩膜層至所述第一緩沖層表面，在所述第二掩膜層內形成沿第一方向延伸的第一刻蝕圖形；在所述第一刻蝕圖形的側壁表面形成第一側墻；以所述第一緩沖層為停止層，去除相鄰所述第一側墻之間的所述第二掩膜層，形成第二刻蝕圖形，所述第二刻蝕圖形與所述第一刻蝕圖形的深度相同；依次形成覆蓋所述第一掩膜層、所述第一緩沖層和所述第一側墻并填充滿所述第一刻蝕圖形、所述第二刻蝕圖形的第三掩膜層、位于所述第三掩膜層表面的第二緩沖層以及位于所述第二緩沖層表面的第四掩膜層；刻蝕所述第四掩膜層至所述第二緩沖層表面，在所述第四掩膜層內形成沿第二方向延伸的第三刻蝕圖形；在所述第三刻蝕圖形的側壁表面形成第二側墻；去除相鄰所述第二側墻之間的所述第四掩膜層，形成第四刻蝕圖形，所述第四刻蝕圖形與所述第三刻蝕圖形的深度相同。

可選的，所述第二掩膜層與所述第一緩沖層之間的刻蝕選擇比大于3；所述第四掩膜層與所述第二緩沖層之間的刻蝕選擇比大于3。

可選的，所述第一緩沖層為半導體材料層，所述第二緩沖層為半導體材料層。

可選的，所述第一掩膜層、所述第二掩膜層、所述第三掩膜層以及所述第四掩膜層均包括有機掩膜層和硬掩膜層。

可選的，所述第三掩膜的所述有機掩膜層覆蓋所述第一掩膜層并填充滿所述第一刻蝕圖形、所述第二刻蝕圖形，且與所述第一側墻的頂部表面齊平。

本發明的技術方案還提供一種掩膜結構，包括：依次堆疊的第一掩膜層、第一緩沖層以及位于所述第一緩沖層表面的第一側墻；相鄰所述第一側墻兩側之間的刻蝕圖形沿第一方向延伸，且深度均相同；覆蓋所述第一掩膜層、所述第一緩沖層和所述第一側墻并填充滿所述第一刻蝕圖形的第三掩膜層；位于所述第三掩膜層表面的第二緩沖層以及位于所述第二緩沖層表面的第二側墻，相鄰所述第二側墻之間的刻蝕圖形沿第二方向延伸，且深度均相同。