[發明專利]三階絕對值局部有源憶阻器電路模型

在審

• 申請號: 201910515388.1
• 申請日: 2019-06-14
• 公開（公告）號: CN110222451A
• 公開（公告）日: 2019-09-10
• 發明（設計）人: 谷文玉;王光義;王君蘭;沈怡然
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 浙江千克知識產權代理有限公司 33246
• 代理人: 周希良

1.三階絕對值局部有源憶阻器電路模型，其特征在于，該電路模型基于以下數理關系設計：

i和u分別為憶阻器的電流與電壓，變量x為憶阻器的狀態；

該電路模型包括集成運算放大器U1、集成運算放大器U2和乘法器U3、U4、U5、U6、U7，集成運算放大器U1和乘法器U3、U4、U5構成控制憶導的狀態變量產生電路，其中集成運算放大器U1用于實現積分運算、加法運算和反相放大運算，將輸出信號作為憶阻器等效電路的憶導控制信號；局部有源憶阻器等效電路由集成運算放大器U2和乘法器U6、U7構成，集成運算放大器U2和U6用于實現絕對值大運算、反相加法運算、反相運算，得到需要的控制信號，乘法器U7用于實現將控制信號和電壓量相乘，得到最終的憶阻器電流量。

2.根據權利要求1所述的電路模型，其特征在于：所述的集成運算放大器U1、集成運算放大器U2采用LM324，乘法器U3、U4、U5、U6、U7采用AD633；集成運算放大器U1的第1腳輸入憶阻器電壓，乘法器U7的第7引腳輸出憶阻器電流。

3.根據權利要求2所述的電路模型，其特征在于：集成運算放大器的第1引腳通過電阻R4連接第2引腳；第2引腳通過電阻R1、電阻R2、電阻R3分別連接信號u(t)、U1的第8引腳、乘法器U5的第7引腳；第3引腳接地；第4引腳接電源VCC；第5引腳接地；第6引腳通過電阻R5與第1引腳連接，第7引腳通過電容C1與第6引腳連接，第8引腳通過電阻R6連接第9引腳；第9引腳通過電阻R7連接U1的第8引腳，第10引腳接地；第11引腳接VEE。

4.根據權利要求3所述的電路模型，其特征在于：所述的集成運算放大器U2的第1引腳連接到第6引腳，第2引腳連接乘法U3的第7引腳，第3引腳接地，第4引腳接電源VCC，第5引腳接地，第6引腳通過電阻R8連接到第7引腳，第7引腳通過電阻R9連接到第6引腳，乘法器U6的第1引腳連接到運算放大器U2的第7引腳，乘法器U6的第3引腳連接到乘法器U3的第7引腳，乘法器U6的第7引腳通過電阻R10連接到集成運算放大器U2的第9引腳，-1V通過電阻R11連接到第9引腳，第9引通過電阻R12連接到第8引腳，第10引腳接地，第11引腳接電源VEE，第12引腳接地，第13引腳通過R13連接到第8引腳，第14引腳通過R14連接到底13引腳，乘法器U7的第1引腳接電壓的輸入端，乘法器U7的第3引腳連接到U2的第14引腳，乘法器U7的第7引腳為電流的輸出端。