[發明專利]前綴網絡定向的加法

在審

• 申請號: 201910505521.5
• 申請日: 2019-06-12
• 公開（公告）號: CN110716707A
• 公開（公告）日: 2020-01-21
• 發明（設計）人: M.朗哈默;B.M.帕斯卡;S.V.格里波克
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F7/50
• 分類號: G06F7/50
• 代理公司: 72001 中國專利代理(香港)有限公司
• 代理人: 姜冰;楊美靈

1.一種集成電路器件上的加法器電路，所述加法器電路包括：

第一輸入電路，所述第一輸入電路配置為接收具有第一組比特的第一輸入；

第二輸入電路，所述第二輸入電路配置為接收具有第二組比特的第二輸入；

第一解碼器，所述第一解碼器耦合到所述第一輸入電路和所述第二輸入電路，其中所述第一解碼器被配置為接收所述第一組比特的第一子集和所述第二組比特的第一子集，并至少部分地基于所述第一組比特的所述第一子集和所述第二組比特的所述第一子集確定生成信號和傳播信號；

前綴網絡，所述前綴網絡耦合到所述第一解碼器，其中所述前綴網絡被配置為至少部分地基于所述生成信號和所述傳播信號來確定進位輸出信號，其中所述前綴網絡包括第一組合電路；以及

第二組合電路，所述第二組合電路耦合到所述前綴網絡，其中所述第二組合電路被配置為至少部分地基于所述進位輸出信號確定所述第一組比特和所述第二組比特的和的一部分。

2.如權利要求1所述的加法器電路，其中所述第二組合電路包括：子加法器電路，所述子加法器電路耦合到所述第一輸入電路、所述第二輸入電路和所述前綴網絡，并被配置為將所述第一組比特的第二子集、所述第二組比特的第二子集和所述進位輸出信號相加以確定所述第一組比特和所述第二組比特的所述和的所述一部分。

3.如權利要求2所述的加法器電路，包括耦合在所述第一輸入電路與所述子加法器電路之間以及在所述第二輸入電路與所述子加法器電路之間的延遲鏈，其中所述延遲鏈被配置為部分地基于所述前綴網絡的時延來延遲在所述子加法器電路處接收所述第一組比特的所述第二子集和所述第二組比特的所述第二子集。

4.如權利要求3所述的加法器電路，其中所述延遲鏈包括被配置為實現先進先出（FIFO）數據結構的寄存器或存儲器之一或二者。

5.如權利要求1所述的加法器電路，包括：第二解碼器，所述第二解碼器耦合到所述第一輸入電路和所述第二輸入電路，并且被配置為至少部分地基于所述第一組比特的第二子集和所述第二組比特的第二子集來生成附加生成信號，其中所述第二組合電路包括：子加法器電路，所述子加法器電路耦合到所述第二解碼器和所述前綴網絡，并被配置為將所述附加生成信號和所述進位輸出信號相加以確定所述第一組比特和所述第二組比特的所述和的所述一部分。

6.如權利要求1所述的加法器電路，包括：第二解碼器，所述第二解碼器耦合到所述第一輸入電路和所述第二輸入電路，并且被配置為至少部分地基于所述第一組比特的第二子集和所述第二組比特的第二子集來生成附加生成信號，其中所述第二組合電路包括：乘法器，所述乘法器耦合到所述第二解碼器和所述前綴網絡，并被配置為：

從所述第二解碼器接收所述附加生成信號以及所述第一組比特的所述第二子集、所述第二組比特的所述第二子集和進位輸入信號的附加和；以及

部分地基于所述進位輸出信號來選擇所述第一組比特和所述第二組比特的所述和的所述一部分作為所述附加生成信號或所述附加和之一。

7.如權利要求1所述的加法器電路，其中所述第一解碼器被配置為基于所述第一組比特的所述第一子集和所述第二組比特的所述第一子集的附加和來確定所述生成信號。

8.如權利要求1所述的加法器電路，其中所述第一解碼器被配置為部分地基于所述第一組比特的所述第一子集和所述第二組比特的所述第一子集與進位輸入信號的附加和來確定所述傳播信號的先驅，其中所述第一解碼器包括：“與”門，所述“與”門被配置為接收所述生成信號的補碼和所述傳播信號的所述先驅，并且部分地基于所述生成信號的所述補碼和所述傳播信號的所述先驅的邏輯“與”來確定所述傳播信號。

9.如權利要求1所述的加法器電路，其中所述第一解碼器包括多輸入“與”門，其中所述多輸入“與”門被配置為部分地基于所述第一子集比特的所述第一子集和所述第二組比特的所述第一子集的第二和的第三組比特中的每個的邏輯“與”來確定所述傳播信號。