[發明專利]低功耗比較電路、逐次逼近式模擬數字轉換器以及芯片

有效

• 申請號: 201910501595.1
• 申請日: 2019-06-11
• 公開（公告）號: CN110311663B
• 公開（公告）日: 2023-01-20
• 發明（設計）人: 陳磊;李天望
• 申請（專利權）人: 湖南國科微電子股份有限公司
• 主分類號: H03K5/24
• 分類號: H03K5/24;H03M1/46;H03M1/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

本申請涉及一種低功耗比較電路、逐次逼近式模擬數字轉換器以及芯片。上述低功耗比較電路包括邏輯處理模塊、比較模塊以及觸發模塊，邏輯處理模塊根據時鐘頻率信號、采樣頻率信號以及觸發模塊的輸出信號，獲取比較控制信號；比較模塊根據比較控制信號確定當前比較模塊的工作模式，工作模式包括比較模式以及關斷模式，當比較模塊處于比較模式時，對外界第一比較輸入信號以及外界第二比較輸入信號進行比較，輸出比較完成信號；觸發模塊根據比較完成信號生成輸出信號，通過輸出信號控制比較模塊關斷。本申請的低功耗比較電路在比較模塊比較完成之后，將比較模塊復位，降低了比較過程的動態功耗。

技術領域

本申請涉及模擬電路領域，特別是涉及低功耗比較電路、逐次逼近式模擬數字轉換器以及芯片。

背景技術

SAR ADC(successive approximation register Analog to DigitalConverter, 逐次逼近式模擬數字轉換器)在每一次轉換過程中，可以通過遍歷所有的量化值并將其轉化為模擬值，將輸入信號與其逐一比較，最終得到要輸出的數字信號。

目前，SAR ADC隨著尺寸的減少功耗的優勢更加明顯，主要應用在中等分辨率、中速、低功耗和面積小的方面。其中SAR ADC主要包括DAC、比較器、數字邏輯部分的功耗，在低功耗設計中，比較器常采用動態鎖存的比較器，只有動態功耗，沒有靜態功耗，但是當在低速應用而采用同步邏輯時，會出現比較器已經比較完成但是其仍處于工作狀態，浪費了功耗。

發明內容

基于此，有必要針對上述低速的SAR ADC上同步時序帶來的功耗的問題，提供一種能減小低速的SAR ADC上功耗的低功耗比較電路、逐次逼近式模擬數字轉換器以及芯片。

一種低功耗比較電路，包括：邏輯處理模塊、比較模塊以及觸發模塊；

所述邏輯處理模塊根據時鐘頻率信號、采樣頻率信號以及所述觸發模塊的輸出信號，獲取比較控制信號；

所述比較模塊根據所述比較控制信號確定當前比較模塊的工作模式，所述工作模式包括比較模式以及關斷模式，當所述比較模塊處于比較模式時，對外界第一比較輸入信號以及外界第二比較輸入信號進行比較，輸出比較完成信號；

所述觸發模塊根據所述比較完成信號生成輸出信號，所述輸出信號用于控制比較模塊關斷。

在其中一個實施例中，所述邏輯處理模塊具體用于接收時鐘頻率信號、采樣頻率信號以及所述觸發模塊的輸出信號，并對所述時鐘頻率信號、所述采樣頻率信號以及所述觸發模塊的輸出信號進行或非邏輯處理，獲得比較控制信號，并對所述時鐘頻率信號以及所述采樣頻率信號進行或邏輯處理，獲得復位觸發信號。

在其中一個實施例中，其特征在于，所述邏輯處理模塊包括第一或邏輯單元、以及或非邏輯單元，所述第一或邏輯單元的第一輸入端接收時鐘頻率信號，所述第一或邏輯單元的第二輸入端接收采樣頻率信號，所述第一或邏輯單元的輸出端與所述或非邏輯單元的第一輸入端以及所述觸發模塊的復位端連接，所述或非邏輯單元的第二輸入端接收所述觸發模塊的輸出信號，所述或非邏輯單元的輸出端輸出所述比較控制信號。

在其中一個實施例中，所述比較完成信號包括第一比較輸出信號以及第二比較輸出信號，所述觸發模塊獲取所述第一比較輸出信號以及所述第二比較輸出信號，并對所述第一比較輸出信號以及所述第二比較輸出信號進行或邏輯處理，獲得邊沿觸發時鐘信號，根據所述邊沿觸發時鐘信號以及所述復位觸發信號生成輸出信號。

在其中一個實施例中，所述觸發模塊包括第二或邏輯單元以及邊沿觸發器，所述第二或邏輯單元的第一輸入端接收所述第一比較輸出信號，所述第二或邏輯單元的第二輸入端接收所述第二比較輸出信號，所述第二或邏輯單元的輸出端與所述邊沿觸發器的時鐘觸發端連接，所述邊沿觸發器的復位端接收所述復位觸發信號，所述邊沿觸發器的輸出端輸出所述輸出信號。

在其中一個實施例中，所述邊沿觸發器包括D觸發器。