[發明專利]3D芯片封裝結構及其制備方法

在審

• 申請號: 201910492279.2
• 申請日: 2019-06-06
• 公開（公告）號: CN112054002A
• 公開（公告）日: 2020-12-08
• 發明（設計）人: 吳政達;呂嬌;陳彥亨;林正忠
• 申請（專利權）人: 中芯長電半導體（江陰）有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/31;H01L21/50;H01L21/56
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 史治法

本發明提供一種3D芯片封裝結構及其制備方法，包括：重新布線層；第一電連接結構，位于重新布線層的第一表面；第一塑封層，位于重新布線層的第一表面；第二電連接結構，位于第一塑封層的表面；第二塑封層，位于第一塑封層的表面；第二塑封層在第一塑封層的表面的正投影與第一塑封層的表面相重合；芯片，倒裝鍵合于重新布線層的第二表面；第三電連接結構，位于重新布線層的第二表面；第三塑封層，位于重新布線層的第二表面；第三塑封層在第一塑封層的表面的正投影位于第一塑封層的表面內；金屬引線層，位于第三塑封層遠離重新布線層的表面；焊球凸塊，位于金屬引線層遠離第三塑封層的表面。本發明可以降低的3D芯片封裝結構邊緣碎裂的風險。

技術領域

本發明涉及半導體封裝技術領域，特別是涉及一種3D芯片封裝結構及其制備方法。

背景技術

更低成本、更可靠、更快及更高密度的電路是集成電路封裝追求的目標。在未來，集成電路封裝將通過不斷減小最小特征尺寸來提高各種電子元器件的集成密度。目前，先進的封裝方法包括：晶圓片級芯片規模封裝(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圓級封裝(Fan-Out Wafer Level Package，FOWLP)，倒裝芯片(FlipChip)，疊層封裝(Package on Package，POP)等等。

然而，現有的上述封裝方法及上述封裝方法得到的封裝結構均存在成本較高、集成度不夠高、無法滿足小型化發展趨勢的需要的問題。此外，現有的上述封裝方法及上述封裝方法得到的封裝結構中，由于塑封芯片的塑封層的尺寸較大，使得封裝結構中芯片的有效面積較小。

此外，現有的包括多層塑封層的封裝結構中，相鄰接的兩層塑封層的尺寸不同，相鄰接兩層塑封層之間存在臺階，而臺階的存在會導致封裝結構的邊緣存在碎裂的風險。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種3D芯片封裝結構及其制備方法，用于解決現有技術中的封裝方法及封裝結構存在成本較高、集成度不夠高、無法滿足小型化發展趨勢的需要的問題，由于塑封芯片的塑封層的尺寸較大而導致的封裝結構中芯片的有效面積較小的問題，以及現有的封裝結構中相鄰接兩層塑封層的尺寸不同存在臺階而導致的封裝結構的邊緣容易碎裂的問題。

為實現上述目的及其他相關目的，本發明提供一種3D芯片封裝結構，所述3D芯片封裝結構包括：

重新布線層，包括相對的第一表面及第二表面；

第一電連接結構，位于所述重新布線層的第一表面，且與所述重新布線層電連接；

第一塑封層，位于所述重新布線層的第一表面，且將所述第一電連接結構塑封；

第二電連接結構，位于所述第一塑封層遠離所述重新布線層的表面，且與所述第一電連接結構電連接；

第二塑封層，位于所述第一塑封層遠離所述重新布線層的表面，且將所述第二電連接結構塑封；所述第二塑封層在所述第一塑封層的表面的正投影與所述第一塑封層的表面相重合；

芯片，倒裝鍵合于所述重新布線層的第二表面，且與所述重新布線層電連接；

第三電連接結構，位于所述重新布線層的第二表面，且與所述重新布線層電連接；

第三塑封層，位于所述重新布線層的第二表面，且將所述第三電連接結構及所述芯片塑封；所述第三塑封層在所述第一塑封層的表面的正投影位于所述第一塑封層的表面內；

金屬引線層，位于所述第三塑封層遠離所述重新布線層的表面，且與所述第三電連接結構電連接；

焊球凸塊，位于所述金屬引線層遠離所述第三塑封層的表面。

可選地，所述重新布線層包括：

布線介電層；