[發明專利]SM4加速處理器、方法和系統

在審

• 申請號: 201910491938.0
• 申請日: 2015-06-19
• 公開（公告）號: CN110233721A
• 公開（公告）日: 2019-09-13
• 發明（設計）人: S·格倫;V·克拉斯諾夫
• 申請（專利權）人: 英特爾公司
• 主分類號: H04L9/06
• 分類號: H04L9/06;G06F9/30;G06F21/60
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 黃嵩泉;錢慰民

1.一種處理器，包括：

用于存儲單指令多數據SIMD數據的多個寄存器，包括第一寄存器和第二寄存器，所述第一寄存器用于存儲第一源數據，所述第一源數據包括與SM4密碼算法的四個在先的密鑰擴展輪相對應的四個輪密鑰，所述第二寄存器用于存儲包括四個密鑰生成常數的第二源數據；

解碼單元，用于解碼指令，所述指令具有用于指定所述第一寄存器的第一字段、用于指定所述第二寄存器的第二字段、和用于指定所述多個寄存器中的目的地寄存器的第三字段；以及

執行單元，與所述解碼單元和所述多個寄存器耦合，所述執行單元用于：響應于所述指令的解碼，生成結果并將所述結果存儲在所述目的地寄存器中，所述結果包括與所述SM4密碼算法的四個順序的密鑰擴展輪相對應的四個輪密鑰，所述四個順序的密鑰擴展輪順序地跟在所述四個在先的密鑰擴展輪之后。

2.如權利要求1所述的處理器，其特征在于，所述執行單元用于生成與具有用于所述相應密鑰擴展輪的值的密鑰擴展線性替換函數的求值相一致的四個輪密鑰的每一個輪密鑰，所述值等于：所述值邏輯異或所述值左循環13位、邏輯異或所述值左循環23。

3.如權利要求1所述的處理器，其特征在于，所述執行單元響應于所述指令的解碼，用于通過為所述相應的順序的密鑰擴展輪執行混合器替換來生成所述四個輪密鑰的每一個輪密鑰，其中，所述混合器替換包括作為非線性替換的結果的線性替換。

4.如權利要求1所述的處理器，其特征在于，所述第二源數據是128位的，并且包括：

位[31:0]中的用于所述四個在先的密鑰擴展輪中的第四近的密鑰擴展輪的第一密鑰生成常數；

位[63:32]中的用于所述四個在先的密鑰擴展輪中的第三近的密鑰擴展輪的第二密鑰生成常數；

位[95:64]中的用于所述四個在先的密鑰擴展輪中的第二近的密鑰擴展輪的第三密鑰生成常數；以及

位[127:96]中的用于所述四個在先的密鑰擴展輪中的最近的密鑰擴展輪的第四密鑰生成常數。

5.如權利要求1所述的處理器，其特征在于，所述結果是128位的，并且包括：

位[31:0]中的用于所述四個順序的密鑰擴展輪中的第四近的密鑰擴展輪的第五輪密鑰；

位[63:32]中的用于所述四個順序的密鑰擴展輪中的第三近的密鑰擴展輪的第六輪密鑰；

位[95:64]中的用于所述四個順序的密鑰擴展輪中的第二近的密鑰擴展輪的第七輪密鑰；以及

位[127:96]中的用于所述四個順序的密鑰擴展輪中的最近的密鑰擴展輪的第八輪密鑰。

6.如權利要求1所述的處理器，其特征在于，所述第一源數據包括位[31:0]中的第一輪密鑰、位[63:32]中的第二輪密鑰、位[95:64]中的第三輪密鑰以及位[127:96]中的第四輪密鑰，且其中，所述第二源數據具有位[31:0]中的第一密鑰生成常數、位[63:32]中的第二密鑰生成常數、位[95:64]中的第三密鑰生成常數以及位[127:96]中的第四密鑰生成常數，且其中，所述結果包括位[31:0]中的第五輪密鑰，所述第五輪密鑰等于所述第一輪密鑰邏輯異或用第一輸入求值的函數的第一輸出，所述第一輸入等于所述第二輪密鑰邏輯異或所述第三輪密鑰、邏輯異或所述第四輪密鑰、邏輯異或所述第一密鑰生成常數，所述第一輸出等于第一值，所述第一值等于應用于所述第一輸入的替換盒、邏輯異或所述第一值左循環13位、邏輯異或所述第一值左循環23位。