[發明專利]一種數據調度方法、裝置及系統

有效

• 申請號: 201910482646.0
• 申請日: 2019-06-04
• 公開（公告）號: CN112035383B
• 公開（公告）日: 2023-01-03
• 發明（設計）人: 周松江;李圣辰;劉明
• 申請（專利權）人: 北京郵電大學
• 主分類號: G06F12/1081
• 分類號: G06F12/1081;G06F13/16;G06N3/04
• 代理公司: 北京柏杉松知識產權代理事務所(普通合伙) 11413
• 代理人: 李欣;馬敬

本發明實施例提供了一種數據調度方法、裝置及系統，方法包括：接收來自不同請求模塊的讀數據請求，讀數據請求包括目標數據地址；確定最大等待時長的請求模塊，作為目標請求模塊；根據目標請求模塊的讀數據請求中包含的目標數據地址，獲取目標數據，并將目標數據反饋至目標請求模塊；更新目標請求模塊的響應時間。避免某個請求模塊長時間得不到響應而處于等待狀態。

技術領域

本發明涉及通信技術領域，特別是涉及一種數據調度方法、裝置及系統。

背景技術

深度學習作為人工智能領域的熱門技術，能夠解決復雜問題。然而深度學習的高性能是建立在巨大計算資源消耗基礎上的，這對硬件的計算能力提出非常高的要求。

FPGA(Field Programmable Gate Array，現場可編程門陣列)作為一種可編程的半定制集成電路芯片，可以集成高性能數字信號處理模塊，以及片內存儲資源，能夠高效低成本的實現定點運算，因而被廣泛用作深度學習的實現平臺。

鑒于FPGA所擁有的上述優勢，目前學術界和工業界對利用FPGA實現和加速深度學習算法已經展開了廣泛而深入的研究，并取得了一系列的研究成果。然而，隨著應用領域的擴大和網絡規模的變化，其仍然面臨許多挑戰。其中面臨的挑戰之一就是隨著網絡的規模不斷增大，神經網絡參數量越來越大，而FPGA片內的存儲資源往往有限，難以存儲數量太大的參數。在目前已有研究中，普遍采用外部存儲器作為深度學習中的參數存儲器，例如，以DDR3 SDRAM(double data rate3 synchronous dynamic random access memory,雙倍數據速率同步動態隨機存儲器)作為參數存儲器。

而在利用FPGA設計實現深度學習算法時，往往以神經網絡的一層作為一個計算模塊，在整個神經網絡的計算過程中，每一個計算模塊都需要不斷地請求讀取外部存儲器中的參數數據以完成計算，那么當有多個計算模塊同時請求讀取數據時，數據調度模塊應該采用一定的仲裁調度機制，從多個計算模塊中選擇其一進行處理。

而現有的數據調度模塊，通常是隨機選取一個數據請求進行處理，這樣可能導致某個請求模塊長時間得不到響應而處于等待狀態。

發明內容

本發明實施例的目的在于提供一種數據調度方法、裝置及系統，以避免某個請求模塊長時間得不到響應而處于等待狀態。具體技術方案如下：

為了實現上述目的，本發明實施例提供了一種數據調度系統，所述系統包括：請求處理模塊，請求信息存儲模塊和讀數據控制模塊，

所述請求處理模塊用于，接收來自不同請求模塊的讀數據請求，所述讀數據請求包括目標數據地址；確定最大等待時長的請求模塊，作為目標請求模塊；將所述目標請求模塊的編號，以及所述目標請求模塊的讀數據請求中包含的目標數據地址，發送至所述信息存儲模塊；

所述信息存儲模塊用于，按照接收順序，存儲多組請求信息數據，所述每組請求信息數據中包含目標請求模塊的編號，以及對應的目標數據地址；

所述讀數據控制模塊用于，順序讀取所述信息存儲模塊中的每組請求信息數據，根據所述請求信息數據中的目標數據地址，獲取目標數據，將所述目標數據反饋至對應編號的目標請求模塊，并更新所述目標請求模塊的響應時間。

可選的，所述請求信息存儲模塊包括第一先進先出FIFO存儲器，和第二FIFO存儲器，

所述第一FIFO存儲器用于，存儲所述目標請求模塊的編號；

所述第二FIFO存儲器用于，存儲所述目標數據地址。

可選的，所述讀數據控制模塊包括計數器，所述讀數據控制模塊還用于，根據所述計數器的數值確定所述目標請求模塊的響應時間。