[發明專利]應用于低壓閃存存儲器的升壓電路

有效

• 申請號: 201910476411.0
• 申請日: 2019-06-03
• 公開（公告）號: CN110277128B
• 公開（公告）日: 2023-02-03
• 發明（設計）人: 權力;金建明
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: G11C16/30
• 分類號: G11C16/30;G11C5/14
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

1.一種應用于低壓閃存存儲器的升壓電路，其特征在于，包括：

第一邏輯處理電路，包括使能信號端、第一時鐘信號端、第二時鐘信號端和系統重置信號端，分別用于接收使能信號Enable、第一時鐘信號Clk1、第二時鐘信號Clk2和系統重置信號Reset，并包括用于輸出第一控制信號In的第一控制信號端；

邏輯控制模塊，包括第二邏輯處理電路、第一P型功率開關管MP1和第一N型功率開關管MN1，用于接收第一控制信號In的信號端，用于輸出第二控制信號Inb的第二控制信號端，用于輸出第三控制信號DP的第三控制信號端,用于輸出第四控制信號DN的第四控制信號端，其中第二邏輯處理電路接收第一控制信號In，并輸出第三控制信號DP和第四控制信號DN，第二邏輯處理電路包括：第三非門、第四非門、第五非門、第六非門、第七非門、第八非門、第九非門、第十非門、第十一非門、第十二非門、第二或非門和第四與非門，第三非門的輸出端連接第四非門的輸入端，第四非門的輸出端連接第二或非門的第一輸入端，第五非門的輸入端連接第三非門的輸入端，并接收第一邏輯處理電路輸出的第一控制信號In，第五非門的輸出端連接第六非門的輸入端，第六非門的輸出端連接第四與非門的第一輸入端，第二或非門的第二輸入端和第四與非門的第二輸入端連接，并接收第一邏輯處理電路輸出的第一控制信號In，第二或非門的輸出端連接第七非門的輸入端，第七非門的輸出端連接第八非門的輸入端，第八非門輸出端連接第九非門的輸入端，第九非門的輸出端輸出第三控制信號DP，第四與非門的輸出端連接第十非門的輸入端，第十非門的輸出端連接第十一非門的輸入端，第十一非門輸出端連接第十二非門的輸入端，第十二非門的輸出端輸出第四控制信號DN；第一P型功率開關管MP1的門極G接收第三控制信號DP，第一N型功率開關管MN1的門極G接收第四控制信號DN，且第一P型功率開關管MP1的漏端D連接第一N型功率開關管MN1的漏端D并輸出第二控制信號Inb，第一P型功率開關管MP1的源端S連接直流電壓源VDD，第一N型功率開關管MN1的源端S接地，以使第一N型功率開關管MN1和第一P型功率開關管MP1構成第一反相器；

升壓電路模塊，包括第二P型功率開關管MP2、第二N型功率開關管MN2和第三P型功率開關管MP3，其中第二P型功率開關管MP2的源端S連接閃存存儲器的升壓電路的輸出端Vboost，第二P型功率開關管MP2的漏端D連接第二N型功率開關管MN2的漏端D及第三P型功率開關管MP3的門極G，第二P型功率開關管MP2的門極G連接邏輯控制模塊的第三控制信號端，用于接收第三控制信號DP，第二N型功率開關管MN2的源端S接地，第二N型功率開關管MN2的門極G連接邏輯控制模塊的第四控制信號DN，用于接收第四控制信號DN，并使第二N型功率開關管MN2和第二P型功率開關管MP2構成第二反相器，第二P型功率開關管MP2和第二N型功率開關管MN2的共節點輸出第五控制信號Ctrl_P，第三P型功率開關管MP3的源端S連接直流電壓源VDD，第三P型功率開關管MP3的漏端D連接閃存存儲器的升壓電路的輸出端Vboost及第二P型功率開關管MP2的源端S，第三P型功率開關管MP3的門極G連接第二P型功率開關管MP2和第二N型功率開關管MN2的共節點，以接收第五控制信號Ctrl_P；以及

電容CAP包括第一端和第二端，所述電容CAP的第一端連接第二控制信號端，用于接收第二控制信號Inb，所述電容CAP的第二端連接閃存存儲器的升壓電路的輸出端Vboost。

2.根據權利要求1所述的應用于低壓閃存存儲器的升壓電路，其特征在于，所述第二N型功率開關管MN2和所述第二P型功率開關管MP2為高壓I/O輸入輸出晶體管。

3.根據權利要求2所述的應用于低壓閃存存儲器的升壓電路，其特征在于，所述高壓I/O輸入輸出晶體管的耐壓大于電源電壓VDD。

4.根據權利要求3所述的應用于低壓閃存存儲器的升壓電路，其特征在于，所述高壓I/O輸入輸出晶體管的耐壓小于10V。

5.根據權利要求1所述的應用于低壓閃存存儲器的升壓電路，其特征在于，所述第一N型功率開關管MN1、所述第一P型功率開關管MP1和所述第三P型功率開關管MP3的耐壓位于0V與電源電壓VDD之間。