[發明專利]單晶硅的制造方法、外延硅晶片、以及單晶硅基板

有效

• 申請號: 201910458568.0
• 申請日: 2019-05-29
• 公開（公告）號: CN110541191B
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 菅原孝世;星亮二
• 申請（專利權）人: 信越半導體株式會社
• 主分類號: C30B15/04
• 分類號: C30B15/04;C30B15/20;C30B29/06;C30B33/02
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 張晶;謝順星

技術問題：提供一種單晶硅的制造方法，其在通過氮摻雜來促進析出的低/無缺陷結晶單晶硅基板以及外延硅晶片中，即使在頂端的低溫/短時間的器件工藝流程中也能夠形成充分的BMD，并能夠以較高的成品率制造具有較高的吸雜能力的晶片。解決方案：一種單晶硅的制造方法，其特征在于，利用切克勞斯基法通過在結晶整面為N?區域的條件下進行提拉從而使單晶硅生長，以2×10¹³atoms/cm³以上且3.2×10¹⁴atoms/cm³以下的氮濃度摻雜氮，使單晶硅的提拉軸向的結晶中心部的溫度梯度Gc與結晶周邊部的溫度梯度Ge的比為Ge/Gc＞1，與提拉單晶硅時的偏析所導致的氮濃度的增加相應地逐漸地增大Ge/Gc。

技術領域

本發明涉及一種單晶硅的制造方法、外延硅晶片、以及單晶硅基板。

背景技術

近年來，在進行微細化的半導體器件(Logic、NAND、DRAM等)中存在兩大技術問題。

其中之一是，晶片表面附近的極小的缺陷也能夠成為器件故障的主要原因，因此必須制造在作為器件工作區域的表面附近缺陷較少或者沒有缺陷的高品質的晶片。

另一個是，受到工藝流程低溫/短時間化的影響，難以形成以往在器件工藝流程中能夠充分地形成的、作為雜質金屬的吸雜點的BMD(Bulk Micro Defect：體微缺陷)，成為器件成品率下降的主要原因。

作為滿足針對前者的晶片表面附近的缺陷的要求的方案，存在：在具有由空穴引起的COP(Crystal Originated Particle：晶體原生顆粒缺陷)的V-rich區域、當熱氧化時呈環狀產生氧化誘生層錯缺陷的R-OSF區域、不包含晶格間硅引起的位錯環或位錯簇的任意一種的N(Neutral：中性)區域中制造的低/無缺陷結晶的單晶硅基板；或者在基板上形成無缺陷的層的外延硅晶片、退火晶片。

其中，在退火晶片中存在的問題為，要形成無缺陷層所需要的后處理時間較長、不適合大量提供且容易使成本變高。

外延硅晶片能夠以比較時間短的后處理形成無缺陷層，但如果與低/無缺陷結晶的單晶硅基板相比，則耗費追加的成本。

另外，在外延硅晶片中，為了抵消后處理的追加成本，一般使用高生產性的V-rich結晶，所述高生產性的V-rich結晶以比低/無缺陷結晶高的速度使結晶成長。

為了增加作為雜質金屬的吸雜點的BMD，已知氮摻雜是有效的。然而，在進行了氮摻雜的V-rich結晶中，有時在晶片外周部存在R-OSF區域引起的BMD密度下降、EP缺陷化、以及因高氮原子濃度摻雜時的板狀或者棒狀的COP引起的EP缺陷化的問題。

為了避免這些問題，存在使結晶以比產品直徑更粗的方式成長、并通過圓筒磨削去除位于R-OSF的部分的方法，但耗費磨削損耗、磨削加工成本以及時間。另外，作為其他方法，存在使用不包含R-OSF的N-區域的結晶的方法，但難以獲得摻雜氮、成品率好、且不包含R-OSF的結晶。

接著，對后者的伴隨著微細化的低溫/短時間工藝流程的影響進行說明。

在MOSFET的工作(源極/漏極電流)中，必須確保必要量的柵極絕緣膜的電容量(＝絕緣膜介電常數×柵極面積/絕緣膜厚度)。因此，在半導體器件的微細化的進行中，通過柵極絕緣膜的薄膜化來補充柵極長度變短而使柵極面積減少的那部分。

因此，在近年來的半導體器件中，柵極絕緣膜是極薄到0.5nm左右的EOT(等價氧化膜厚)，柵極絕緣膜的均勻性相對于器件工作的可靠性而言占據重要的因素。因此，通過使器件工序的各種熱處理低溫/短時間化從而能夠實現柵極絕緣膜的膜厚/膜質的均勻化。