[發明專利]接觸孔的制造方法

有效

• 申請號: 201910432593.1
• 申請日: 2019-05-23
• 公開（公告）號: CN110211921B
• 公開（公告）日: 2021-08-10
• 發明（設計）人: 嚴磊;孫淑苗
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/8234
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種接觸孔的制造方法，包括步驟：步驟一、提供形成有集成電路的前段器件結構的半導體襯底；步驟二、依次形成第一氧化層和CESL層；步驟三、形成層間膜；步驟四、光刻定義出接觸孔的形成區域；步驟五、進行接觸孔刻蝕工藝形成接觸孔，包括分步驟：步驟51、采用以CESL層為停止層的選擇性刻蝕進行第一次刻蝕；步驟52、采用以第一氧化層為停止層的選擇性刻蝕進行第二次刻蝕；步驟52、進行第三次刻蝕將接觸孔的形成區域剩余的氧化層去除并將前段器件結構的金屬硅化物的表面露出。本發明能使各圖案對應的接觸孔底部的金屬硅化物的損耗減少且損耗的一致性提高，從而能減少接觸電阻以及防止金屬硅化物刻穿導致的結漏電。

技術領域

本發明涉及一種半導體集成電路的制造方法，特別涉及一種接觸孔的制造方法。

背景技術

在半導體集成電路各個技術節點，接觸孔(CT)技術都是具有挑戰性的難點，它是連接前段器件和后段金屬連線的關鍵步驟。他既需要類似后段連線的低阻值，又要保證和前段器件的良好連接：既不能刻蝕不夠造成斷路，同時要控制金屬硅化物如NiSi的損耗(loss)量，以防止金屬硅化物被刻穿(ETCH through)并從而造成阻值變大甚至結(Junction)漏電；在45nm技術節點以下的工藝中金屬硅化物通常采用NiSi。為了解決該問題，CT工藝環(loop)中現有成熟工藝都會使用接觸刻蝕停止層(Contact ETCH StopLayer，CESL)作為過渡層。

層間膜(ILD)形成在CESL表面上，ILD通常采用氧化層(oxide)組成，CESL通常采用氮化硅(SiN)組成。目前的CT刻蝕工藝中，先采用以CESL層為停止層的選擇性刻蝕將ILDoxide刻蝕完并停在CESL之后，采用固定時間的SiN去除(remove)刻蝕工藝來去除CT底部的CESL對應的SiN。

目前的集成電路技術中，NiSi形成后由于側墻刻蝕(SPT_ET)和采用SPM溶液的清洗的作用，會使NiSi表面氧化形成一層約為的自然氧化層(native oxide)。由于不同尺寸的圖案(pattern)如有源區(AA)和多晶硅(PO)的表面積不同，形成的NiSi和表面的native oxide厚度在不同pattern上差別明顯。

而在進行CESL對應的SiN的固定時間的刻蝕過程中，需要加足夠的過刻蝕(OE)來刻開NiSi表面的native oxide，由于不同圖案的native oxide厚度不一致，這必然帶來NiSi loss量不同，即不同的pattern的NiSi loss負載(loading)不同。到了28nm節點，不同pattern的NiSi loss loading已經非常明顯，甚至出現NiSi被完全刻穿，使CT深入到體區內部，這會造成CT阻值變大和Junction leakage,亟須進一步改善流程進行優化。

如圖1A至圖1B所示，是現有接觸孔的制造方法的各步驟中的器件結構圖，現有接觸孔的制造方法包括如下步驟：

步驟一、如圖1A所示，提供一半導體襯底1，在所述半導體襯底1上形成有集成電路的前段器件結構，所述前段器件結構中包括形成于需要引出的摻雜區域表面的金屬硅化物4，所述金屬硅化物4用于和后續形成的接觸孔8的金屬接觸，所述金屬硅化物4表面形成有自然氧化層5，根據各區域的所述金屬硅化物4的圖形不同對應的所述自然氧化層5的厚度也不同。

所述半導體襯底1為硅襯底。

所述前段器件結構包括柵極結構、源區和漏區，所述柵極結構由柵介質層2和多晶硅柵3疊加而成。

所述柵介質層2為柵氧化層。

在所述多晶硅柵3的頂部表面、所述源區表面和所述漏區表面都形成有所述金屬硅化物4。

所述集成電路的工藝節點為28nm以下。所述金屬硅化物4為鎳硅化物。在所述源區或所述漏區中還形成有鍺硅外延層。

在所述柵極結構的側面形成有側墻。所述側墻的材料包括氧化層或氮化層。