[發明專利]一種基于FPGA的高速偽碼并行捕獲與跟蹤方法

有效

• 申請號: 201910409844.4
• 申請日: 2019-05-17
• 公開（公告）號: CN110113074B
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 王利平
• 申請（專利權）人: 中國電子科技集團公司第五十四研究所
• 主分類號: H04B1/69
• 分類號: H04B1/69;H04B1/708;H04B1/7085
• 代理公司: 河北東尚律師事務所 13124
• 代理人: 王文慶

1.一種基于FPGA的高速偽碼并行捕獲與跟蹤方法，其特征在于包括以下步驟：

(1)對接收到的中頻擴頻信號進行高速A/D并行采樣，得到采樣后的16路采樣信號并同步至FPGA的全局時鐘上；

(2)設計16路并行NCO，將16路并行NCO輸出信號分別與16路采樣信號一一對應進行數字下混頻以及低通濾波，得到16路并行I、Q基帶信號；

(3)對步驟(2)得到的16路并行I、Q基帶信號分別進行2倍降采樣、匹配濾波以及并串轉換，得到4倍符號速率4路并行的I、Q基帶信號；

(4)對步驟(3)得到的4路并行的I、Q基帶信號進行4路并行偽碼捕獲與跟蹤，輸出偽碼捕獲與跟蹤后的信號和偽碼速率時鐘；

其中，所述步驟(4)具體包括以下步驟：

(401)基于相關算法，將4路并行的I、Q基帶信號與本地偽碼分別進行相關運算，得到4路相關運算結果，并比較4路相關運算結果的大小，得到最大相關峰xcorr_max和相關峰位置m_k，并將最大相關峰xcorr_max與閾值進行比較，若大于閾值則輸出最大相關峰xcorr_max、相關峰位置m_k以及捕獲使能En＝1，否則，輸出捕獲使能En＝0；捕獲使能En＝1時對4路并行的I、Q基帶信號進行相應的時延，使其與最大相關峰xcorr_max以及相關峰位置m_k時序對齊；

(402)根據相關峰位置m_k，從時延的四路并行I、Q基帶信號中選擇最佳采樣信號，得到兩路數據和兩個使能；

(403)將步驟(402)得到的兩路數據及兩個使能進行緩沖合并，得到兩路數據和一個使能；

(404)利用FIFO，根據兩路數據和一個使能以及DDS反饋的時鐘，得到偽碼捕獲與跟蹤后的信號；

(405)依據步驟(404)FIFO的半滿標志，選擇48位頻率控制字；

(406)DDS依據步驟(405)的48位頻率控制字及更新標志，得到恢復的偽碼速率時鐘。