[發明專利]模擬向量-矩陣乘法運算電路以及芯片在審
| 申請號： | 201910407921.2 | 申請日： | 2019-05-16 |
| 公開（公告）號： | CN111949935A | 公開（公告）日： | 2020-11-17 |
| 發明（設計）人： | 王紹迪 | 申請（專利權）人： | 北京知存科技有限公司 |
| 主分類號： | G06F17/16 | 分類號： | G06F17/16 |
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| 地址： | 100083 北京市*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 模擬 向量 矩陣 乘法 運算 電路 以及 芯片 | ||
1.一種模擬向量-矩陣乘法運算電路，其特征在于，包括：DAC模塊、轉換裝置以及閃存處理陣列；其中，
所述DAC模塊包括用于將數字輸入信號的全部比特位轉換為多個模擬電流信號的多級DAC，各級DAC分別將數字輸入信號的部分比特位轉換為模擬電流信號；
各級DAC所轉換的比特位不存在重復位，并且，各級DAC的數量大于等于待運算的數字輸入信號的總數量；
所述轉換裝置包括與所述多級DAC對應的多級轉換電路，各級轉換電路用于將對應的DAC輸出的模擬電流信號轉換為對應量級的模擬電壓信號；
所述閃存處理陣列對所述模擬電壓信號進行運算。
2.根據權利要求1所述的模擬向量-矩陣乘法運算電路，其特征在于，針對相同的輸入電流，第m級轉換電路的輸出電壓Um與第n級轉換電路的輸出電壓Un的比值：
Um：Un＝2x-1：2y-1
其中，x表示第m級轉換電路所對應的DAC所轉換的比特位中最低比特位數，y表示第n級轉換電路所對應的DAC所轉換的比特位中最低比特位數。
3.根據權利要求2所述的模擬向量-矩陣乘法運算電路，其特征在于，最高級轉換電路包括一電流-電壓轉換單元，第n級轉換電路包括：并聯連接的z個電流-電壓轉換單元，z表示針對相同輸入電流時最高級轉換電路的輸出電壓與第n級轉換電路的輸出電壓的比值。
4.根據權利要求3所述的模擬向量-矩陣乘法運算電路，其特征在于，所述電流-電壓轉換單元包括：晶體管，所述晶體管的柵極與漏極相連，并連接在對應的DAC的輸出端以及所述閃存處理陣列的輸入端之間，源極接入偏置電壓；
其中，所述晶體管的數量大于等于1。
5.根據權利要求3所述的模擬向量-矩陣乘法運算電路，其特征在于，所述電流-電壓轉換單元包括：運算放大器以及晶體管，
所述運算放大器的反相輸入端連接對應的DAC的輸出端，并連接所述晶體管的漏極；所述運算放大器的正相輸入端接入偏置電壓；運算放大器的輸出端連接所述晶體管的源極，并連接所述閃存處理陣列的輸入端；所述晶體管的柵極接入偏置電壓；
其中，所述晶體管的數量大于等于1。
6.根據權利要求1所述的模擬向量-矩陣乘法運算電路，其特征在于，所述閃存處理陣列包括呈陣列排布的閃存單元，每個所述閃存的單元的閾值電壓可調，
其中，同一列中對應同一數字輸入信號的部分比特位的閃存單元的閾值電壓相等。
7.根據權利要求1所述的模擬向量-矩陣乘法運算電路，其特征在于，所述閃存處理陣列包括：閃存單元陣列以及減法器；
所述閃存單元陣列包括：正值權重列和常數列，所述減法器的數量等于所述正值權重列的數量且二者一一對應連接，所述常數列的數量小于所述正值權重列的數量；
所述常數列可以是一列或者復制多列；
減法器的被減數輸入端對應連接正值權重列的輸出端，減數輸入端連接常數列的輸出端，輸出端輸出模擬向量-矩陣乘法運算結果；
其中，多個減法器的減數輸入端連接同一常數列。
8.根據權利要求1所述的模擬向量-矩陣乘法運算電路，其特征在于，還包括：
ADC模塊，連接在所述閃存處理陣列的輸出端，用于將所述閃存處理陣列輸出的模擬向量-矩陣乘法運算結果轉換為數字輸出信號。
9.一種芯片，其特征在于，包括權利要求1至8任一項所述的模擬向量-矩陣乘法運算電路。
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