[發明專利]用于形成薄絕緣體上半導體(SOI)襯底的方法

有效

• 申請號: 201910382802.6
• 申請日: 2019-05-09
• 公開（公告）號: CN110828367B
• 公開（公告）日: 2022-06-10
• 發明（設計）人: 吳政達;蔡嘉雄;盧玠甫;曾國華;周世培;鄭有宏;杜友倫
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本申請的各種實施例涉及一種用于形成薄絕緣體上半導體(SOI)襯底而沒有注入輻射和/或等離子體損壞的方法。在一些實施例中，在犧牲襯底上外延形成器件層，并在器件層上形成絕緣層。例如，絕緣層可形成為帶負電荷或中性電荷的凈電荷。犧牲襯底與操作襯底接合，從而器件層和絕緣層位于犧牲襯底和操作襯底之間。去除犧牲襯底，并循環減薄器件層，直到器件層具有目標厚度。每個減薄循環均包括氧化器件層的一部分并去除由氧化產生的氧化物。本發明的實施例還涉及用于形成薄絕緣體上半導體(SOI)襯底的方法。

技術領域

本發明的實施例涉及用于形成薄絕緣體上半導體(SOI)襯底的方法。

背景技術

傳統上，集成電路形成在塊狀半導體襯底上。近年來，已出現絕緣體上半導體(SOI)襯底作為塊狀半導體襯底的替代物。SOI襯底包括操作襯底、覆蓋該操作襯底的絕緣層，以及覆蓋絕緣層的器件層。其中，SOI襯底可降低寄生電容、減少漏電流、減少閂鎖效應并改善半導體器件性能。

發明內容

本發明的實施例提供了一種用于形成絕緣體上半導體(SOI)襯底的方法，所述方法包括：在犧牲襯底上外延形成器件層；將所述犧牲襯底與操作襯底接合，從而所述器件層位于所述犧牲襯底和所述操作襯底之間；去除所述犧牲襯底；以及循環減薄所述器件層，直到所述器件層具有目標厚度，其中，每個減薄循環均包括氧化所述器件層的一部分并去除由所述氧化產生的氧化物。

本發明的另一實施例提供了一種用于形成絕緣體上硅(SOI)襯底的方法，所述方法包括：在犧牲襯底上方外延形成緩沖層；在所述緩沖層上方外延形成蝕刻停止層；在所述蝕刻停止層上方外延形成器件層；將所述犧牲襯底與操作襯底接合，從而所述緩沖層、所述蝕刻停止層和所述器件層位于所述犧牲襯底和所述操作襯底之間；去除所述犧牲襯底、所述緩沖層和所述蝕刻停止層；以及在所述蝕刻停止層的去除之后，執行退火以使所述器件層的頂面平滑。

本發明的又一實施例提供了一種絕緣體上硅(SOI)襯底，包括：操作襯底；絕緣層，所述絕緣層覆蓋在所述操作襯底上；以及器件層，所述器件層覆蓋在所述絕緣層上，其中，所述絕緣層中與所述器件層鄰接的一部分具有負凈電荷。

附圖說明

當與附圖一起閱讀時，從下面的詳細描述可以最好地理解本發明的實施例。應該強調的是，根據工業中的標準實踐，各個部件沒有被按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以被任意增加或減少。

圖1A和圖1B示出了絕緣體上半導體(SOI)襯底的各種實施例的截面圖，其中沒有注入輻射和/或等離子體損壞。

圖2示出了包括具有不同電荷的絕緣層的SOI襯底的一些更詳細實施例的截面圖。

圖3示出了圖1A的SOI襯底的一些實施例的俯視圖。

圖4示出了半導體結構的一些實施例的截面圖，其中可應用圖1A的SOI襯底。

圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B和圖20至圖22示出了用于形成和使用SOI襯底而沒有注入輻射和/或等離子體損壞的方法的一些實施例的一系列截面圖。

圖23示出了圖5至圖16、圖17A、圖17B、圖18、圖19A、圖19B和圖20至圖22的方法的一些實施例的框圖。

圖24示出了用于執行器件層減薄操作的方法的一些實施例的框圖。

具體實施方式