[發(fā)明專利]一種GOA電路、顯示面板及顯示裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201910375727.0
• 申請(qǐng)日: 2019-05-07
• 公開（公告）號(hào): CN109979398B
• 公開（公告）日: 2020-08-04
• 發(fā)明（設(shè)計(jì)）人: 薛炎
• 申請(qǐng)（專利權(quán)）人: 深圳市華星光電半導(dǎo)體顯示技術(shù)有限公司
• 主分類號(hào): G09G3/3266
• 分類號(hào): G09G3/3266;G09G3/3225
• 代理公司: 深圳翼盛智成知識(shí)產(chǎn)權(quán)事務(wù)所(普通合伙) 44300
• 代理人: 黃威

1.一種GOA電路，其特征在于，其中GOA電路包括m個(gè)級(jí)聯(lián)的GOA單元，第n級(jí)GOA單元包括：

上拉控制模塊，用于上拉第一節(jié)點(diǎn)的電位；其包括：

控制單元，包括控制薄膜晶體管；所述控制薄膜晶體管的漏極與所述第一節(jié)點(diǎn)連接，所述上拉薄膜晶體管的源極接入第n-1級(jí)掃描信號(hào)；

穩(wěn)壓?jiǎn)卧糜谙隹刂票∧ぞw管的閾值電壓對(duì)所述第一節(jié)點(diǎn)電位的影響；所述穩(wěn)壓?jiǎn)卧c所述控制薄膜晶體管的柵極連接；

上拉模塊，用于上拉輸出端的電位；

下拉模塊，用于下拉所述第一節(jié)點(diǎn)以及所述輸出端的電位；

下拉維持模塊，用于當(dāng)所述第一節(jié)點(diǎn)為低電位時(shí)，維持所述第一節(jié)點(diǎn)的電位，其中m≥n≥1。

2.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，

所述穩(wěn)壓?jiǎn)卧ǖ谝槐∧ぞw管、第二薄膜晶體管、第三薄膜晶體管、第四薄膜晶體管、第五薄膜晶體管以及第六薄膜晶體管；

所述第一薄膜晶體管的柵極接入第二時(shí)鐘信號(hào)，所述第一薄膜晶體管的源極接入低電位信號(hào)，所述第一薄膜晶體管的漏極與第二節(jié)點(diǎn)連接；

所述第二薄膜晶體管的柵極接入第三時(shí)鐘信號(hào)，所述第二薄膜晶體管的源極接入高電位信號(hào)，所述第二薄膜晶體管的漏極與所述第二節(jié)點(diǎn)連接；

所述第三薄膜晶體管的柵極接入第n-2級(jí)掃描信號(hào)，所述第三薄膜晶體管的源極與所述第二節(jié)點(diǎn)連接，所述第三薄膜晶體管的漏極與第三節(jié)點(diǎn)連接；

所述第四薄膜晶體管的柵極與所述第二節(jié)點(diǎn)連接，所述第四薄膜晶體管的漏極與所述第三節(jié)點(diǎn)連接；

所述第五薄膜晶體管的柵極接入第n級(jí)掃描信號(hào)，所述第五薄膜晶體管的漏極與所述第三節(jié)點(diǎn)連接，所述第五薄膜晶體管的源極接入所述低電位信號(hào)；

所述第六薄膜晶體管的柵極接入第四時(shí)鐘信號(hào)，所述第六薄膜晶體管的漏極與所述第四薄膜晶體管的漏極連接，所述第六薄膜晶體管的源極接入低電位信號(hào)。

3.根據(jù)權(quán)利要求2所述的GOA電路，其特征在于，

所述穩(wěn)壓?jiǎn)卧€包括第一電容，所述第一電容的一端與所述第二節(jié)點(diǎn)連接，所述第一電容的另一端與接入第一時(shí)鐘信號(hào)。

4.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，

所述上拉模塊包括第七薄膜晶體管，所述第七薄膜晶體管的源極接入第二時(shí)鐘信號(hào)；所述第七薄膜晶體管的漏極與所述輸出端連接。

5.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，

所述下拉模塊還包括第八薄膜晶體管；

所述第八薄膜晶體管的柵極接入第n+1級(jí)掃描信號(hào)，所述第八薄膜晶體管的源極接入所述低電位信號(hào)；所述第八薄膜晶體管的漏極與所述輸出端連接。

6.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，

所述下拉維持模塊包括第一下拉單元；

所述第一下拉單元包括第九薄膜晶體管以及第十薄膜晶體管；

所述第九薄膜晶體管的柵極和所述第十薄膜晶體管的柵極均與第四節(jié)點(diǎn)連接、所述第九薄膜晶體管的源極以及第十薄膜晶體管的源極均接入所述低電位信號(hào)，所述第九薄膜晶體管的漏極與所述輸出端連接，所述第十薄膜晶體管的漏極與所述第一節(jié)點(diǎn)連接。

7.根據(jù)權(quán)利要求6所述的GOA電路，其特征在于，

所述下拉維持模塊還包括第二下拉單元；

所述第二下拉單元包括第十一薄膜晶體管、第十二薄膜晶體管、第十三薄膜晶體管以及第十四薄膜晶體管；

所述第十一薄膜晶體管的柵極和源極均接入高電平信號(hào)，所述第十一薄膜晶體管的漏極與所述第四節(jié)點(diǎn)連接；

所述第十二薄膜晶體管的柵極與所述第一節(jié)點(diǎn)連接；所述第十二薄膜晶體管的源極接入低電平信號(hào)；所述第十二薄膜晶體管的漏極與所述第四節(jié)點(diǎn)連接；

所述第十三薄膜晶體管的柵極與所述第十一薄膜晶體管的漏極連接，所述第十三薄膜晶體管的源極接入高電平信號(hào)；

所述第十四薄膜晶體管的柵極與所述第一節(jié)點(diǎn)連接，所述第十四薄膜晶體管的源極接入所述低電平信號(hào)，所述第十四薄膜晶體管的漏極與所述第四節(jié)點(diǎn)連接。