[發明專利]一種基于卷積神經網絡算法的集成電路加速計算的方法及系統

有效

• 申請號: 201910368448.1
• 申請日: 2019-05-05
• 公開（公告）號: CN110188869B
• 公開（公告）日: 2021-08-10
• 發明（設計）人: 王成;龍舟
• 申請（專利權）人: 北京中科匯成科技有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06N3/04
• 代理公司: 北京市廣友專利事務所有限責任公司 11237
• 代理人: 張仲波

1.一種基于卷積神經網絡算法的集成電路加速計算的方法，其特征在于，包括：

將卷積核數據和外部數據從不同方向并行地輸入到乘法累加器單元隊列；

乘法累加器單元隊列中每個乘法累加器單元同時并行地對流經其內部的卷積核數據和外部數據分別進行相應的乘法累加處理，并分別輸出于數據存儲單元；

所述乘法累加器單元隊列中每個乘法累加器單元同時并行地對流經其內部的卷積核數據和外部數據分別進行相應的乘法累加處理進一步包括：

將至少一個卷積核數據分別輸入相應的乘法累加器單元；

將輸入隊列中的外部數據按照隊列順序分別輸入相應的乘法累加器單元；

通過多級流水線技術，將每列乘法累加器單元中的卷積核數據和外部數據同時并行地進行卷積運算；

所述卷積核數據為預先設計的卷積核矩陣，所述外部數據為外部輸入設備連續產生的數據；

將預先設計的卷積核矩陣和外部輸入設備連續產生的數據經外部存儲讀取引擎讀入，將讀取引擎讀入的數據中的卷積核和外部數據通過數據分配分別分配于卷積核數據輸入隊列和首部數據預處理緩沖區以及相應的數據輸入隊列，其中，外部數據的首部數據分配于首部數據預處理緩沖區，其非首部數據分配于相應的數據輸入隊列，卷積核數據輸入隊列將每一個卷積核相應分配于一列乘法累加器單元隊列的相應的乘法累加器單元，數據預處理緩沖區將外部數據的首部數據輸出于乘法累加器單元隊列的相應的乘法累加器單元，相應的數據輸入隊列將外部數據的非首部數據循環輸出于乘法累加器單元隊列的相應的乘法累加器單元，乘法累加器單元隊列的相應的乘法累加器進行相應的乘法累加運算并將相應的乘法累加運算的結果分別輸出于輸出數據存儲。

2.根據權利要求1所述的方法，其特征在于，所述外部輸入設備連續產生的數據為外部數據，則卷積神經網絡CNN運算函數為：

卷積運算的結果＝卷積核矩陣x外部數據矩陣；

卷積核矩陣：線性關系的卷積核數據矩陣；

外部數據矩陣：具有二維數據結構的外部數據矩陣，其中包含MxN個外部數據；

卷積運算的結果：具有二維數據結構的卷積運算結果矩陣，其中包含MxN個卷積運算結果，所述卷積運算結果為卷積核數據與其相應的外部數據的乘積。

3.根據權利要求1所述的方法，其特征在于，所述乘法累加器單元僅限一列乘法累加器單元隊列。

4.根據權利要求1所述的方法，其特征在于，所述乘法累加器單元組成一個數據矩陣順序數據處理，所述順序數據處理方式包括：

按照由上到下的順序處理數據，或者；

按照由下到上的順序處理數據，或者；

按照由左到右的順序處理數據，或者；

按照由右到左的順序處理數據。

5.根據權利要求1所述的方法，其特征在于，所述乘法累加器單元的輸入處理包括初始化階段和后續階段，所述初始化階段包括第1個時鐘周期到第N*N個時鐘周期，所述后續階段包括第N*N個時鐘周期以后的時鐘周期。

6.根據權利要求5所述的方法，其特征在于，所述初始化階段采用外部數據流動閉環的第一輸入規則，所述第一輸入規則包括：

一個乘法累加器單元運算以前；

若為第1個乘法累加器單元的第1次到第N-M次，則讀取外部數據首部預處理緩沖區，所述預處理緩沖區數據來自第1列到第N列與第1行到第N-M行數據；

若為第1個乘法累加器單元的第N-M+1次到第N次，則讀取第一數據輸入隊列并按照順序重復循環；

若不是第1個的乘法累加器的第1次到第N-M次，則讀取上一級乘法累加器單元輸出的數據，如果沒有，則停止運算；

若不是第1個的乘法累加器的第N-M+1次到第N次，則讀取對應的數據的輸入隊列并按照順序重復循環。