[發明專利]3D存儲器件及其制造方法

有效

• 申請號: 201910361617.9
• 申請日: 2019-04-30
• 公開（公告）號: CN110277407B
• 公開（公告）日: 2020-05-26
• 發明（設計）人: 朱紫晶;朱九方;孫中旺;張坤;夏志良;鮑琨;胡明
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11578
• 分類號: H01L27/11578;H01L27/11551
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 劉靜

本申請公開了一種3D存儲器件及其制造方法。該3D存儲器件包括半導體襯底；柵疊層結構，位于半導體襯底上，包括交替堆疊的柵極導體層與層間絕緣層；多個溝道柱，貫穿柵疊層結構，并與半導體襯底接觸；柵極隔離結構，貫穿柵疊層結構以劃分出多個存儲區域，包括形成于柵線隙中的導電通道和隔離層，導電通道與半導體襯底接觸，隔離層將柵極導體層與導電通道彼此隔離，柵線隙在預定區域斷開形成缺口，以使位于不同存儲區域的柵極導體層在缺口處電相連，其中，柵線隙包括靠近缺口的端部、延伸部以及用于連通端部與延伸部的連接部，連接部靠近端部的通道尺寸小于靠近延伸部的通道尺寸，以限定端部的腔體體積，從而提高了隔離層厚度的均勻性。

技術領域

本發明涉及存儲器技術，更具體地，涉及一種3D存儲器件及其制造方法。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

3D存儲器件采用柵疊層結構提供選擇晶體管和存儲晶體管的柵極導體層，采用溝道柱提供選擇晶體管和存儲晶體管的溝道層和柵介質疊層，通過形成在柵線隙(Gate LineSlit,GLS)中的導電通道形成陣列供源極(Array common source,ACS)，并通過形成在柵線隙中的隔離層將導電通道與柵極導體層分隔。3D存儲器件采用柵線隙在預定區域斷開形成的缺口，使位于不同存儲區域的柵極導體層在缺口處電相連，其中，一般采用刻蝕工藝形成附著在柵線隙的側壁的隔離層。

然而，在現有技術中，由于位于缺口處的柵線隙的腔體尺寸過大，通過刻蝕工藝很難在缺口處的柵線隙形成厚度均勻的隔離層，因此在隔離層較薄的位置，容易造成導電通道與柵極導體層短接，降低了器件的可靠性。

發明內容

本發明的目的是提供一種改進的3D存儲器件及其制造方法，通過改變柵線隙連接部的通道尺寸，限定了柵線隙靠近缺口的端部的腔體的體積，從而解決了上述問題。

根據本發明的一方面，提供一種3D存儲器件，包括：半導體襯底；柵疊層結構，位于所述半導體襯底上，包括交替堆疊的柵極導體層與層間絕緣層；多個溝道柱，貫穿所述柵疊層結構，并與所述半導體襯底接觸；柵極隔離結構，貫穿所述柵疊層結構以劃分出多個存儲區域，包括形成于柵線隙中的導電通道和隔離層，所述導電通道與所述半導體襯底接觸，所述隔離層將所述柵極導體層與所述導電通道彼此隔離，所述柵線隙在預定區域斷開形成缺口，以使位于不同所述存儲區域的所述柵極導體層在所述缺口處電相連，其中，所述柵線隙包括靠近所述缺口的端部、延伸部以及用于連通所述端部與所述延伸部的連接部，所述連接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔體體積。

優選地，在沿所述延伸部至所述端部的方向上，所述連接部的通道尺寸逐漸縮小。

優選地，每個所述存儲區域包括阻隔區，所述3D存儲器件還包括多個阻隔結構，貫穿所述柵疊層結構，并與所述半導體襯底接觸，每個所述阻隔結構位于相應的所述阻隔區，其中，所述預定區域的位置包括相鄰的所述阻隔結構之間。

優選地，每個所述存儲區域還包括存儲陣列區與字線連接區，其中，所述預定區域的位置還包括所述存儲陣列區與所述字線連接區相鄰處。

優選地，所述隔離層覆蓋所述柵線隙的側壁，其中，位于所述端部、所述延伸部以及所述連接部的所述隔離層的厚度相同。