[發明專利]基于FPGA的恒流型中頻除塵電源火花閃絡檢測處理系統

有效

• 申請號: 201910361474.1
• 申請日: 2019-04-30
• 公開（公告）號: CN110152887B
• 公開（公告）日: 2020-06-16
• 發明（設計）人: 金龍;汪濤;潘鵬;徐志科;趙志剛
• 申請（專利權）人: 東南大學
• 主分類號: B03C3/34
• 分類號: B03C3/34;G01R19/25
• 代理公司: 南京蘇高專利商標事務所(普通合伙) 32204
• 代理人: 吳海燕

1.一種基于FPGA的恒流型中頻除塵電源火花閃絡檢測處理系統，其特征在于，包括FPGA模塊，控制器，滯環信號轉換模塊，電流滯環模塊，帶滯環的電壓比較模塊，采樣調理模塊和功率開關管驅動模塊；

FPGA模塊和控制器直接相連，FPGA模塊將系統信息傳送給控制器，控制器將控制信息寫入FPGA模塊內部，控制系統的運行；

滯環信號轉換模塊和FPGA模塊相連，FPGA模塊向滯環信號轉換模塊傳送兩路不同占空比的PWM數字信號，滯環信號轉換模塊將其轉換為幅值正比于PWM數字信號占空比的直流電壓模擬信號，作為電壓比較模塊的給定電壓比較信號和電流滯環模塊的電流滯環上下限給定信號；

電流滯環模塊接收經過采樣調理模塊調理后的實際電流信號和電流滯環上下限給定信號，產生功率開關管的高頻驅動信號，并傳送給FPGA模塊；

帶滯環的電壓比較模塊接收經過采樣調理模塊調理后的實際電壓信號和給定電壓比較信號，得到電壓比較結果信號，并傳送給FPGA模塊；

FPGA模塊根據功率開關管的高頻驅動信號和電壓比較結果信號，實時檢測火花閃絡狀態，并產生功率開關管驅動信號，傳送給功率開關管驅動模塊；

所述FPGA模塊包括火花檢測模塊，火花處理模塊和滯環信號處理模塊；火花檢測模塊的輸入連接電流滯環模塊產生的高頻開關管驅動信號和電壓比較模塊的電壓比較結果信號；火花處理模塊的輸入連接火花檢測模塊的火花閃絡輸出信號、火花閃絡清除信號以及時鐘輸入信號，輸出的開關管鎖死信號連接驅動模塊的輸入端，輸出的閃絡信號和短路信號連接主控制器；滯環信號處理模塊的輸入連接滯環上下限給定的PWM信號、火花閃絡信號以及火花閃絡清除信號，輸出經處理后的滯環上下限PWM信號，與外部的滯環信號轉換模塊連接；

所述火花檢測模塊包括延時計數器0，延時計數器0的使能端和清零端連接反向處理后的高頻驅動信號，延時計數器0的第三輸出端和時鐘信號經過或運算后連接延時計數器0的時鐘輸入端，延時計數器0的輸出信號和電壓比較結果信號經與運算后得到火花閃絡輸出信號。

2.根據權利要求1所述的基于FPGA的恒流型中頻除塵電源火花閃絡檢測處理系統，其特征在于，所述火花處理電路包括驅動信號封鎖計時電路，閃絡狀態清除電路，短路狀態判斷電路；

所述驅動信號封鎖計時電路包括D觸發器1，D觸發器1的時鐘輸入端連接火花閃絡信號，輸出端連接延時計數器1的使能輸入端；延時計數器1的溢出輸出端連接D觸發器2的信號輸入端，D觸發器2的輸出經反向操作后與D觸發器1和延時計數器1的清零端連接；

所述閃絡狀態清除電路包括D觸發器3，D觸發器3的時鐘輸入端和閃絡信號輸入端連接，D觸發器3的清零端和閃絡信號清除輸入端連接；

所述短路狀態判斷電路包括延時計數器2、D觸發器4和延時計數器3，延時計數器2的第二輸出端和閃絡信號輸入端經或門運算后與延時計數器2的使能端連接；D觸發器4的時鐘輸入端和火花清除信號輸入端連接，輸出端和延時計數器3的使能端連接；延時計數器3的第二輸出端經過反向操作后連接到D觸發器4的清零端和延時計數器3的清零端；

D觸發器1的輸出、延時計數器2第二輸出端以及D觸發器3的輸出端經過或運算后共同作為驅動模塊使能信號輸出。

3.根據權利要求1所述的基于FPGA的恒流型中頻除塵電源火花閃絡檢測處理系統，其特征在于，所述滯環信號處理模塊由Verilog語言編程實現，所述模塊輸入為電流滯環上下限給定PWM信號、火花閃絡信號以及火花閃絡清除信號，檢測滯環PWM信號的占空比，根據火花閃絡狀態控制給定的滯環PWM信號輸出占空比。

4.根據權利要求1所述的基于FPGA的恒流型中頻除塵電源火花閃絡檢測處理系統，其特征在于，所述滯環信號轉換模塊包括電壓跟隨器和巴特沃斯濾波電路，電壓跟隨器的輸入連接FPGA模塊輸出的PWM波，輸出連接巴特沃斯濾波電路的輸入端，巴特沃斯濾波電路的輸出連接電流滯環電路的電流上下限輸入端。