[發明專利]一種時間數字轉換器系統及包含該系統的倍數延遲鎖相環

有效

• 申請號: 201910355579.6
• 申請日: 2019-04-29
• 公開（公告）號: CN110069008B
• 公開（公告）日: 2020-05-22
• 發明（設計）人: 屠于婷;葉大蔚;史傳進
• 申請（專利權）人: 復旦大學
• 主分類號: H03M1/50
• 分類號: H03M1/50
• 代理公司: 上海元好知識產權代理有限公司 31323
• 代理人: 張妍;劉琰

本發明公開了一種時間數字轉換器系統及包含該系統的倍數延遲鎖相環，該系統包括：第一級時間數字轉換器、第一級數字時間轉換器、第一級時間放大器、第二級時間數字轉換器、第二級數字時間轉換器、第二級時間放大器、第三級逐次逼近寄存器型的模擬數字轉換器及數字模擬轉換器。本發明所提供的時間數字轉換器系統及具有降低帶內量化噪聲的倍數延遲鎖相環，使用類似于Delta?Sigma的聯級算法，有效提高應用于倍數延遲鎖相環中的時間數字轉換器精度，從而降低量化噪聲的大小，并改善倍數延遲鎖相環雜散的產生。

技術領域

本發明涉及集成電路技術領域，具體涉及一種時間數字轉換器系統及包含該系統的倍數延遲鎖相環。

背景技術

隨著科技的進步，在全數字化芯片的應用中，為了將片外較低頻率的振蕩器輸入信號轉為較高頻率的時鐘信號，片上倍頻時鐘的使用已經占據著重要的地位。而為了得到一個穩定且不受相位噪聲影響的高頻時鐘信號，倍數延遲鎖相環必須要具備抑制相位噪聲功能。此外，手持裝置的興起，為了延長電池在手持裝置上的續航能力，低功耗已經成為一種不可或缺的條件。

在倍數延遲鎖相環中，壓控振蕩器為一個環狀回路，所以壓控振蕩器產生的抖動會隨著環狀回路而累加，于是倍數延遲鎖相環的工作原理是通過在每隔一段時間內重新輸入新的時鐘信號至振蕩器中，來降低振蕩器的抖動(jitter)，但會因此產生雜散(spur)。此外，倍數延遲鎖相環分為數字以及模擬兩種，模擬倍數延遲鎖相環和鎖相環架構相似，但因為電荷泵和相位偵測器兩者導致的非線性會影響倍數延遲鎖相環輸出的抖動。因此數字化倍數延遲鎖相環將以時間數字轉換器取代電荷泵和相位偵測器，來改善模擬倍數延遲鎖相環的缺點。

盡管數字化倍數延遲鎖相環可以改善模擬倍數延遲鎖環的缺點。但是，使用數字化倍數延遲鎖相環帶來的缺點是其帶內量化噪聲由時間數字轉換器所決定。

發明內容

本發明的目的是提供一種時間數字轉換器系統及包含該系統的倍數延遲鎖相環，以降低帶內量化噪聲。

為達到上述目的，本發明提供了一種時間數字轉換器系統，該系統應用于倍數延遲鎖相環，該系統包括：第一級時間數字轉換器、第一級數字時間轉換器、第一級時間放大器、第二級時間數字轉換器、第二級數字時間轉換器、第二級時間放大器、第三級逐次逼近寄存器型的模擬數字轉換器及數字模擬轉換器；

參考時鐘信號和倍數延遲鎖相環的輸出信號同時輸入至第一級時間數字轉換器中，以將參考時鐘信號和倍數延遲鎖相環的輸出信號的時間差轉換成第一級數字輸出信號；然后由第一級數字時間轉換器將第一級數字輸出信號還原成第一級時域信號；之后將第一級時域信號與參考時鐘信號相減得到第一級時間數字轉換器的量化噪聲，進而使用第一級時間放大器放大后輸入至第二級時間數字轉換器，以將經第一級時間放大器放大后的信號和倍數延遲鎖相環的輸出信號的時間差轉換成第二級數字輸出信號；然后由第二級數字時間轉換器將第二級數字輸出信號還原成第二級時域信號；之后將第二級時域信號與第一級時間放大器放大后的信號相減得到第二級時間數字轉換器的量化噪聲，進而使用第二級時間放大器放大后輸入至逐次逼近寄存器型的模擬數字轉換器，以將經第二級時間放大器放大后的信號和倍數延遲鎖相環的輸出信號的時間差轉換成第三級數字輸出信號；將第一級數字輸出信號、第二級數字輸出信號以及第三級數字輸出信號相加并輸入至數字模擬轉換器得到模擬輸出信號，用以控制壓控振蕩器輸出信號的頻率，進而得到倍數延遲鎖相環的輸出信號。

上述的時間數字轉換器系統，其中，該系統還包括用于縮小倍率的第二級移位器和第三級移位器；先將第二級數字輸出信號輸入至所述第二級移位器，得到第二級移位器數字輸出信號，以及將第三級數字輸出信號輸入至所述第三級移位器，得到第三級移位器數字輸出信號；之后再將第一級數字輸出信號、第二級移位器數字輸出信號以及第三級移位器數字輸出信號相加并輸入至數字模擬轉換器得到模擬輸出信號。