[發(fā)明專利]無刷直流馬達(dá)驅(qū)動整合系統(tǒng)及驅(qū)動方法

有效

• 申請?zhí)枺?/td>: 201910347706.8
• 申請日: 2019-04-28
• 公開（公告）號: CN109980996B
• 公開（公告）日: 2021-03-12
• 發(fā)明（設(shè)計）人: 高源;任海波
• 申請（專利權(quán)）人: 大陸智源科技（北京）有限公司;蘇州大陸智源機(jī)器人科技有限公司
• 主分類號: H02P6/04
• 分類號: H02P6/04;H02P5/68
• 代理公司: 上海恒慧知識產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31317
• 代理人: 張寧展

1.一種無刷直流馬達(dá)驅(qū)動整合系統(tǒng)，用以驅(qū)動多個無刷直流馬達(dá)，其特征在于，包括以下的模組：

ADC,用以采集所述無刷直流馬達(dá)中的BLDC電流值數(shù)據(jù)；

ARM芯片，用以將所述FPGA芯片中的所述無刷直流馬達(dá)的霍爾碼盤數(shù)據(jù)經(jīng)過總線讀取后，并根據(jù)所述無刷直流馬達(dá)的霍爾碼盤數(shù)據(jù)計算得到電機(jī)控制值，所述電機(jī)控制值經(jīng)由所述總線回傳至所述FGPA芯片；以及

FPGA芯片，用以接收所述ARM芯片發(fā)出的所述電機(jī)控制值，以及用以存儲所述無刷直流馬達(dá)的霍爾碼盤數(shù)據(jù)，并且，所述FPGA芯片具有多個NMOS；

其中，所述FPGA芯片根據(jù)所述電機(jī)控制值控制對應(yīng)的所述多個NMOS管開路或是閉合，以發(fā)出BLDC電流值，借此，時間同步地驅(qū)動所述無刷直流馬達(dá)。

2.如權(quán)利要求1所述的新式無刷直流馬達(dá)驅(qū)動整合系統(tǒng)，其特征在于，所述ARM芯片計算所述電機(jī)控值是利用FPGA達(dá)成。

3.如權(quán)利要求1所述的新式無刷直流馬達(dá)驅(qū)動整合系統(tǒng)，其特征在于，所述電機(jī)控制信號都是同步的信號。

4.如權(quán)利要求1所述的新式無刷直流馬達(dá)驅(qū)動整合系統(tǒng)，其特征在于，所述FPGA與ARM之間的通訊采用16比特的總線模式。

5.如權(quán)利要求1所述的新式無刷直流馬達(dá)驅(qū)動整合系統(tǒng)，其特征在于，所述ARM芯片中具有AHB總線、所述FPGA芯片中具有FPGA通信總線。

6.一種無刷直流馬達(dá)驅(qū)動方法，其特征在于：

利用FPGA芯片同時接收與處理來自多個無刷直流馬達(dá)的多個霍爾碼盤數(shù)據(jù)，并存儲至所述FPGA芯片中的霍爾計數(shù)存儲器與碼盤計數(shù)存除器；

利用ARM芯片讀取存儲于所述FPGA芯片中的所述霍爾碼盤數(shù)據(jù)；

采集所述無刷直流馬達(dá)中的多個BLDC電流值數(shù)據(jù)，并將所述BLDC電流值數(shù)據(jù)傳遞至所述ARM芯片；

運(yùn)用所述ARM芯片將所述霍爾碼盤數(shù)據(jù)與所述BLDC電流值數(shù)據(jù)運(yùn)算，以生成電機(jī)控制值并發(fā)送至所述FPGA芯片；

運(yùn)用所述FPGA芯片，將所述電機(jī)控制值轉(zhuǎn)換成多個同步地電機(jī)控制訊號，以控制所述無刷直流馬達(dá)。

7.如權(quán)利要求6所述的無刷直流馬達(dá)驅(qū)動方法，其特征在于，采集所述無刷直流馬達(dá)中的所述BLDC電流值數(shù)據(jù)，并將所述BLDC電流值數(shù)據(jù)回傳至所述ARM芯片后，更包括以下流程：

判斷所述BLDC電流值數(shù)據(jù)是否超過閾值電流；

當(dāng)所述BLDC電流值數(shù)據(jù)未超過所述閾值電流時，將不是0的所述BLDC電流值數(shù)據(jù)回傳至所述ARM芯片，利用所述ARM芯片運(yùn)算獲得不是0的所述電機(jī)控制值，并回傳給所述FPGA芯片；

當(dāng)所述BLDC電流值數(shù)據(jù)超過所述閾值電流時，運(yùn)用所述ADC直接將所述BLDC電流值數(shù)據(jù)轉(zhuǎn)成0并回傳至所述ARM芯片，利用所述ARM芯片運(yùn)算獲得是0的所述電機(jī)控制值，并回傳給所述FPGA芯片，以關(guān)斷所述無刷直流馬達(dá)。