[發明專利]MOS管漏極控制傳輸型多進制及十進制位權乘法器

在審

• 申請號: 201910347149.X
• 申請日: 2019-04-19
• 公開（公告）號: CN111610961A
• 公開（公告）日: 2020-09-01
• 發明（設計）人: 胡五生
• 申請（專利權）人: 胡五生
• 主分類號: G06F7/52
• 分類號: G06F7/52
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種由MOS管漏極控制傳輸型多進制及十進制位權乘法器，由不同形式的多值乘法模塊組成，所述的多值乘法模塊有乘0模塊、乘1模塊、乘2模塊……乘N模塊，所述的模塊是由不同方式連接的運算單元組合連接構成，所述的單元用專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”的權利要求3所述電路做為單元排列組合而成，把各單元MOS管的漏極連接在一起作為控制端并和一組位權輸入的一個數值端連接，模塊中各單元的柵極作為另一組位權數據輸入端，組成的模塊稱為漏控乘法運算模塊；模塊輸出分為兩組，一組是本位輸出，依據所選電路的進位制不同，輸出線數目不同，二進制有兩條線輸出，三進制有三條線輸出，四進制有四條線輸出，五進制有五條線輸出，六進制有六條線輸出，七進制有七條線輸出，八進制有八條線輸出，九進制有九條線輸出，十進制有十條線輸出….；另一組是進位輸出，進位輸出線也依據所選進位制確定，二進制、三進制乘法器有兩條進位輸出線，四進制乘法器有三條進位輸出線，五進制乘法器有四條進位輸出線，六進制乘法器有五條進位輸出線，七進制乘法器有六條進位輸出線，八進制乘法器有七條進位輸出線，九進制乘法器有八條進位輸出線，十進制乘法器有九條進位輸出線，N進制乘法器有N-1條進位輸出線；所述的進位位權輸出線，本位位權輸出線，按照位權線分布規則排列；所述的二進制乘法器共用兩個模塊，乘0模塊，乘1模塊；所述的三進制乘法器共用三個乘法模塊，乘0模塊，乘1模塊，乘2模塊；所述的四進制乘法器共用四個乘法模塊，乘0模塊，乘1模塊，乘2模塊，乘3模塊；所述的五進制乘法器共用五個乘法模塊，乘0模塊，乘1模塊，乘2模塊，乘3模塊，乘4模塊；所述的六進制乘法器共用六個乘法模塊，乘0模塊，乘1模塊，乘2模塊，乘3模塊，乘4模塊，乘5模塊；所述的七進制乘法器共用七個乘法模塊，乘0模塊，乘1模塊，乘2模塊，乘3模塊，乘4模塊，乘5模塊，乘6模塊；所述的八進制乘法器共用八個乘法模塊，乘0模塊，乘1模塊，乘2模塊，乘3模塊，乘4模塊，乘5模塊，乘6模塊，乘7模塊；所述的九進制乘法器共用九個乘法模塊，乘0模塊，乘1模塊，乘2模塊，乘3模塊，乘4模塊，乘5模塊，乘6模塊，乘7模塊，乘8模塊；所述的十進制乘法器共用十個乘法模塊，乘0模塊，乘1模塊，乘2模塊，乘3模塊，乘4模塊，乘5模塊，乘6模塊，乘7模塊，乘8模塊，乘9模塊；隨著進位制升高模塊數依次變多。

2.根據權利要求1，所述的模塊是由不同方式連接的乘法運算單元組合連接構成，所述的單元用專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”的權利要求3所述電路做為單元排列組合而成，把各單元MOS管的漏極連接在一起作為控制端并和一組位權輸入的一個數值端連接，模塊中各單元的柵極作為另一組位權數據輸入端，組成的模塊稱為漏控乘法運算模塊；所述的模塊輸出被分形為進位位權輸出和本位位權輸出，進位位權輸出線數目比所選進位制數少一條，本位位權輸出線數目和進位制選擇相同；所述的本位輸出位權線和進位輸出位權線的權重，由運算單元的兩個輸入的積來確定，個位通過分形管并按照其值連接到對應的位權輸出的本位輸出線上，十位通過分形管并按照其值連接到對應的進位輸出位權線上；柵極輸入的位權數據按照位權數據標準有序排列，模塊輸出的位權數據亦按位權數據的排列標準有序排列。

3.根據權利要求1，所述的模塊由專利申請201711119713.x“量化邏輯之多進制算術運算器賦意分形集成單元電路”權利要求3所述電路做為單元排列組合而成，把各單元MOS管的漏極連接在一起作為控制端并和一組位權輸入的一個數值端連接，模塊中各單元的柵極作為另一組位權數據輸入端，組成的模塊稱為漏控乘法運算模塊；所述的模塊所使用的單元數目由進位制的選擇確定，二進制乘法器使用兩個乘法單元，三進制乘法器使用三個乘法單元，四進制乘法器使用四個乘法單元，五進制乘法器使用五個乘法單元，六進制乘法器使用六個乘法單元，七進制乘法器使用七個乘法單元，八進制乘法器使用八個乘法單元，九進制乘法器使用九個乘法單元，十進制乘法器使用十個乘法單元，N進制乘法器使用N個乘法單元。

4.根據權利要求1，MOS管漏極控制傳輸型多進制及十進制位權乘法器，依照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成的多位多進制乘法器；所述的多位二進制乘法器由多個一位二進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位三進制乘法器由多個一位三進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位凹進制乘法器由多個一位四進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位五進制乘法器由多個一位五進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位六進制乘法器由多個一位六進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位七進制乘法器由多個一位七進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位八進制乘法器由多個一位八進制加法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位九進制乘法器由多個一位九進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位十進制乘法器由多個一位十進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成；所述的多位N進制乘法器由多個一位N進制乘法器按照專利申請201710024248.5“多進制算數運算器”的權利要求1所述的方式組成。