[發明專利]一種基于內存內計算的高低位合并電路結構

有效

• 申請號: 201910343992.0
• 申請日: 2019-04-26
• 公開（公告）號: CN110176264B
• 公開（公告）日: 2021-05-07
• 發明（設計）人: 藺智挺;謝軍;彭春雨;吳秀龍;黎軒;陳崇貌;歐陽春;黎力;阮兵芹;方雅祺
• 申請（專利權）人: 安徽大學
• 主分類號: G11C11/418
• 分類號: G11C11/418;G11C11/419;G11C11/412
• 代理公司: 北京凱特來知識產權代理有限公司 11260
• 代理人: 鄭立明;陳亮

本發明公開了一種基于內存內計算的高低位合并電路結構，包括整體時序控制模塊、行地址譯碼模塊、列地址譯碼模塊、SRAM存儲陣列、字線驅動模塊和輸出模塊，整體時序控制模塊分別與行地址譯碼模塊、列地址譯碼模塊、字線驅動模塊和輸出模塊連接；行地址譯碼模塊與字線驅動模塊相連；字線驅動模塊與SRAM存儲陣列相連，且SRAM存儲陣列又與列地址譯碼模塊以及輸出模塊相連；SRAM存儲陣列由若干Block模塊組成，Block模塊由N行2列的SRAM單元和高低位合并的結構組成，且每列SRAM單元的位線分別與列地址譯碼模塊以及輸出模塊相連。該電路結構簡單，通過高低位合并操作可以提高數據的讀取效率，并提高內存的吞吐量。

技術領域

本發明涉及集成電路設計技術領域，尤其涉及一種基于內存內計算的高低位合并電路結構。

背景技術

近年來，隨著機器學習、邊緣計算等一些應用領域的迅猛發展，對計算速度以及能量效率有了更高的要求。然而傳統的馮諾依曼結構計算機其計算與存儲分離的特點是阻礙這些應用發展的一個重要因素。當計算的并行度不斷增加時，所需數據傳輸的帶寬限制了計算速度，通常稱之為馮諾依曼瓶頸，同時隨著工藝技術和摩爾定律的發展，計算單元的功耗越來越低，而與之對應的卻是存儲器讀寫功耗比例的不斷上升，計算與存儲的矛盾日益凸顯。為了克服這些傳統的馮諾依曼結構帶來的弊端，內存內計算(computing in memory，縮寫為CIM)成為解決這個問題的熱點，內存內計算不需要把數據傳輸到處理器中，直接在內存中進行運算，因此大大減少了計算過程中數據存取的能量消耗，同時在計算速度和能效上得到提高。

基于靜態隨機存儲器(Static Random Access Memory，縮寫為SRAM)的內存內計算用的最多的一個操作就是多行讀取，即一次性開啟多行存儲陣列，再觀察位線上的電壓降。但是由于一次性開啟多行，容易導致存儲單元內的數據發生反轉，且隨著一次性開啟行數的增加，計算的精確度也會隨之下降。

發明內容

本發明的目的是提供一種基于內存內計算的高低位合并電路結構，該電路結構簡單，通過高低位合并操作就可以提高數據的讀取效率，并提高內存的吞吐量。

本發明的目的是通過以下技術方案實現的：

一種基于內存內計算的高低位合并電路結構，所述電路結構包括整體時序控制模塊、行地址譯碼模塊、列地址譯碼模塊、SRAM存儲陣列、字線驅動模塊和輸出模塊，其中：

所述整體時序控制模塊分別與所述行地址譯碼模塊、列地址譯碼模塊、字線驅動模塊和輸出模塊連接；

所述行地址譯碼模塊與所述字線驅動模塊相連；

所述字線驅動模塊與所述SRAM存儲陣列相連，且所述SRAM存儲陣列又與所述列地址譯碼模塊以及輸出模塊相連；

所述SRAM存儲陣列由若干Block模塊組成，所述Block模塊由N行2列的SRAM單元和高低位合并的結構組成，且每列SRAM單元的位線分別與所述列地址譯碼模塊以及輸出模塊相連，其中：

通過所述SRAM存儲陣列將待處理數據存儲到相鄰的兩列SRAM單元中，再一次性打開N行字線，然后將相鄰兩列上的位線電壓降進行合并處理，從而一次性讀出2N位的二進制數據。

所述SRAM存儲陣列中的存儲單元為傳統6管SRAM單元，具體包括：

四個NMOS晶體管和兩個PMOS晶體管，四個NMOS晶體管分別記為N0～N3，兩個PMOS晶體管分別記為P0～P1；

PMOS晶體管P0和NMOS晶體管N0構成一個反向器，PMOS晶體管P1和NMOS晶體管N1構成另一個反向器，兩個反向器交叉耦合；

NMOS晶體管N2和NMOS晶體管N3作為傳輸管，其中：