[發明專利]去除高深寬比結構中的Ⅲ-V材料的方法

在審

• 申請號: 201910331618.9
• 申請日: 2019-04-23
• 公開（公告）號: CN110400747A
• 公開（公告）日: 2019-11-01
• 發明（設計）人: 鮑新宇;張郢;周清軍;林永振
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065;H01L21/336
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 侯穎媖;錢慰民

提供了用于形成半導體器件(諸如FinFET)的方法。在一個實施方式中，一種鰭片結構處理方法包括：去除形成在基板上的多個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩余部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以通過在基板處理環境中沉積第III?V族半導體材料來在第一鰭片的剩余部分的表面上形成特征；以及執行蝕刻操作以用蝕刻氣體來蝕刻特征，以在相鄰的介電材料結構之間形成多個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行。

技術領域

本發明的實施方式總的來說涉及用于形成半導體器件的方法，并且更具體來說，涉及用于形成鰭式場效晶體管(FinFet)的方法。

背景技術

FinFET器件通常包括具有高深寬比的半導體鰭片，其中用于晶體管的溝道和源極/漏極區域在所述半導體鰭片之上形成。利用溝道和源極/漏極區域的增加的表面積的優點，柵極電極隨后在鰭片器件的一部分之上和旁邊形成，以生產更快、更可靠且更好控制的半導體晶體管器件。FinFET的進一步優點包括減少短溝道效應并且提供較高電流。

在去除或修整圖案化的晶片上的III-V材料(諸如GaAs、InGaAs和InP)期間，用于制造FinFET的常規技術經受挑戰。這種挑戰包括：相對于Si、SiO_x和SiN_x選擇性地蝕刻III-V半導體材料；難以到達高深寬比結構中的溝槽的底部(＜30nm)；熱預算極限；以及針對基板處理腔室的砷污染和消除限制。

因此，存在對用于鰭片結構制造的改進的方法的需要。

發明內容

提供了用于形成半導體器件(諸如FinFET)的方法。在一個實施方式中，一種鰭片結構處理方法包括：去除形成在基板上的多個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩余部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以通過在基板處理環境中沉積第III-V族半導體材料來在第一鰭片的剩余部分的表面上形成特征；以及執行蝕刻操作以用蝕刻氣體來蝕刻特征，以在相鄰的介電材料結構之間形成多個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行。

在另一個實施方式中，一種鰭片結構處理方法包括：去除形成在基板上的多個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩余部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以通過在基板處理環境中沉積第III-V族半導體材料來在第一鰭片的剩余部分的表面上形成特征；通過化學機械拋光工藝來平坦化第III-V族半導體材料；執行蝕刻操作以用蝕刻氣體來蝕刻特征，以在相鄰的介電材料結構之間形成多個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行；以及在第一鰭片的剩余部分的表面上形成填充材料，其中所述填充材料形成在多個開口中的對應的開口內。

在另一個實施方式中，一種鰭片結構處理方法包括：去除形成在基板上的多個鰭片中的第一鰭片的一部分以暴露所述第一鰭片的剩余部分的表面，其中所述鰭片與形成在所述基板上的介電材料結構相鄰；執行沉積操作以通過在基板處理環境中沉積第III-V族半導體材料來在第一鰭片的剩余部分的表面上形成特征；通過化學機械拋光工藝來平坦化第III-V族半導體材料；執行蝕刻操作以用蝕刻氣體來蝕刻特征，以在相鄰的介電材料結構之間形成多個開口，其中所述蝕刻操作在與沉積操作相同的腔室中執行，并且其中所述蝕刻氣體是HCl；將含氫氣體、運載氣體或其組合輸送到基板處理環境；以及在第一鰭片的剩余部分的表面上形成填充材料，其中所述填充材料形成在多個開口中的對應的開口內。

附圖說明

為了以能夠詳細地理解本公開內容的上述特征的方式，可以參考各個實施方式進行對上文簡要地概述的本公開內容的更具體描述，所述各個實施方式中的一些實施方式在附圖中示出。然而，應注意，附圖僅示出示例性實施方式并由此不被認為限制其范圍，并且可以允許其它等效實施方式。

圖1是根據本文所述的一個實施方式的半導體結構的透視圖。