[發明專利]一種串行外設接口電路、顯示面板及驅動方法

有效

• 申請號: 201910324123.3
• 申請日: 2019-04-22
• 公開（公告）號: CN109872675B
• 公開（公告）日: 2021-03-02
• 發明（設計）人: 袁麗君
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20;G11C19/28
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 解婷婷;曲鵬

1.一種串行外設接口電路，包括：第一柵線控制子電路、第二柵線控制子電路、第一移位寄存器、包括多個第二移位寄存器的移位寄存器組、包括多個鎖存器的鎖存器組，其中，所述第一柵線控制子電路連接顯示區域中部分像素行中的像素組，所述第二柵線控制子電路連接顯示區域中其余像素行中的像素組，所述鎖存器與所述第二移位寄存器一一對應，所述鎖存器與像素行的像素組一一對應，其中：

所述第一柵線控制子電路用于，根據第一移位寄存器寫入的數據控制對應的像素行的開啟，并在開啟像素行后，產生第一開啟信號至所述移位寄存器組開啟所述移位寄存器組；

所述第二柵線控制子電路用于，根據第一移位寄存器寫入的數據控制對應的像素行的開啟，并在開啟像素行后，產生第二開啟信號至所述移位寄存器組開啟所述移位寄存器組；

所述移位寄存器組用于，在第一時鐘信號和第一開啟信號的控制下，控制所述多個第二移位寄存器按第一順序依次產生第二時鐘信號，輸出到對應的鎖存器；以及，在所述第一時鐘信號和第二開啟信號的控制下，控制所述多個第二移位寄存器按第二順序依次產生第二時鐘信號，輸出到對應的鎖存器，其中，所述第二順序不同于第一順序；

所述第一移位寄存器用于，在第一時鐘信號控制下，將數據寫入第一柵線控制子電路和第二柵線控制子電路，以及，在第二時鐘信號的控制下，依次將數據寫入所述鎖存器組的多個鎖存器；

所述鎖存器組用于，在第二時鐘信號的控制下，依次將鎖存器中的數據寫入已開啟的像素行中對應的像素組。

2.根據權利要求1所述的串行外設接口電路，其特征在于，所述第一柵線控制子電路包括相連的第一鎖存器和第一解碼器，所述第一解碼器連接所述顯示區域中部分像素行中的像素組；

所述第一移位寄存器將數據寫入第一柵線控制子電路包括：所述第一移位寄存器將數據寫入所述第一鎖存器；

所述第一鎖存器用于，在所述第一移位寄存器將數據寫入所述第一鎖存器后，產生所述第一開啟信號；

所述第一解碼器用于，解碼所述第一鎖存器中的數據，根據所解碼的數據控制對應的像素行的開啟。

3.根據權利要求1所述的串行外設接口電路，其特征在于，所述第二柵線控制子電路包括彼此相連的第二鎖存器和第二解碼器，所述第二解碼器連接顯示區域中其余像素行中的像素組，其中，

所述第一移位寄存器將數據寫入第二柵線控制子電路包括：所述第一移位寄存器將數據寫入所述第二鎖存器；

所述第二鎖存器用于，在所述第一移位寄存器將數據寫入所述第二鎖存器后，產生所述第二開啟信號；

所述第二解碼器用于，解碼所述第二鎖存器中的數據，根據所解碼的數據控制對應的像素行的開啟。

4.根據權利要求1所述的串行外設接口電路，其特征在于，所述第一順序為從左到右，所述第二順序為從右到左；或者，所述第一順序為從右到左，所述第二順序為從左到右。

5.根據權利要求1所述的串行外設接口電路，其特征在于，

所述第一柵線控制子電路連接顯示區域中部分像素行中的像素組為：所述第一柵線控制子電路連接顯示區域中奇數像素行中的像素組；

所述第二柵線控制子電路連接顯示區域中其余像素行中的像素組為：所述第二柵線控制子電路連接顯示區域中偶數像素行中的像素組。

6.根據權利要求1至5任一所述的串行外設接口電路，其特征在于，所述串行外設接口電路還包括模式鎖存器，所述第一移位寄存器還用于，在第一時鐘信號控制下，在將數據寫入第一柵線控制子電路或第二柵線控制子電路前，將數據寫入所述模式鎖存器。