[發明專利]靜電放電防護元件

在審

• 申請號: 201910317056.2
• 申請日: 2019-04-19
• 公開（公告）號: CN111816651A
• 公開（公告）日: 2020-10-23
• 發明（設計）人: 洪慈憶
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種靜電放電防護元件，包括：襯底、高壓N阱區與高壓P阱區。襯底具有第一區與第二區，第二區環繞所述第一區。高壓N阱區配置于襯底上，高壓P阱區配置于高壓N阱區上。第一區配置于高壓N阱區上，包括具有第一導電型的第一摻雜區、具有第二導電型且環繞第一摻雜區的第二摻雜區、具有第一導電型且環繞第二摻雜區的第三摻雜區。第二區配置于高壓P阱區上，包括具有第二導電型的多個第四摻雜區與具有第一導電型的第五摻雜區。多個第四摻雜區間隔排列并環繞第一區，第五摻雜區環繞第一區與多個第四摻雜區中的每一個。

技術領域

本發明是有關于一種半導體裝置，且特別是有關于一種具有靜電放電防護功能的靜電放電防護元件。

背景技術

以三阱工藝(Triple Well Process)設計的高壓靜電放電(ElectrostaticDischarge，ESD)元件已被廣泛應用。應用于高壓靜電放電防護的元件中，高壓MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)元件通常具有低導通電阻(Rdson)特性，因此在靜電放電事件期間，靜電放電電流可能集中在元件表面或漏極邊緣，導致高電流和高電場物理性地破壞元件的結區域。并且，基于低導通電阻(Rdson)要求，在高壓工藝上一般不會因靜電放電防護性能而改變表面或橫向布局設計規則(DesignRule)。然而，高壓靜電放電元件的靜電放電防護性能通常取決于總寬度、表面和橫向布局設計規則。

在靜電放電防護性能上，高壓靜電放電元件一般具有高擊穿電壓(BreakdownVoltage)，但高壓靜電放電元件的觸發電壓(Trigger Voltage)通常比擊穿電壓高很多。因此在靜電放電事件期間，在高壓靜電放電元件被觸發以進行靜電放電防護之前，受保護的元件或內部電路通常具有損壞風險。現有技術設計額外的靜電放電檢測電路以降低觸發電壓，但靜電放電檢測電路會增加布局面積。另一方面，在工藝上增加額外掩模與步驟以降低觸發電壓的方式將提高制造成本。

發明內容

有鑒于此，本發明提供一種半導體裝置，可利用現有的三阱工藝制作出具有低觸發電壓、高承受電流、小布局面積的靜電放電保護元件。

本發明的實施例提供一種靜電放電防護元件，其中靜電放電防護元件包含但不限于襯底、高壓N阱區與高壓P阱區。襯底具有第一區與第二區，第二區環繞第一區，襯底具有第一導電型。高壓N阱區具有第二導電型且配置于襯底上，高壓P阱區具有第一導電型且配置于高壓N阱區上。第一區配置于高壓N阱區上，第一區包括第一摻雜區、第二摻雜區與第三摻雜區。第一摻雜區具有第一導電型，第二摻雜區具有第二導電型且環繞第一摻雜區，第三摻雜區具有第一導電型且環繞第二摻雜區。第二區配置于高壓P阱區上，第二區包括多個第四摻雜區與第五摻雜區。多個第四摻雜區具有第二導電型，多個第四摻雜區間隔排列并環繞第一區。第五摻雜區具有第一導電型，第五摻雜區環繞第一區與多個第四摻雜區中的每一個。

基于上述，本發明提出一種具低觸發電壓的靜電放電防護元件。在高壓N阱區中的P+摻雜區外側配置具環狀結構的N+摻雜區與P+摻雜區，并在環繞高壓N阱區的高壓P阱區中配置多個被P+摻雜區環繞且間隔排列的N+摻雜區，以在靜電放電路徑中提供多個寄生雙極性晶體管，進一步降低靜電放電防護元件的觸發電壓，并提升靜電放電防護能力。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1為依據本發明一實施例所繪示的一種靜電防護電路的簡化上視圖。

圖2為沿圖1的剖面線A-A’所繪示的剖面示意圖。

圖3為沿圖1的剖面線B-B’所繪示的剖面示意圖。

圖4為沿圖1的剖面線A-A’所繪示的剖面示意圖的等效電路圖。

圖5為圖4的等效電路的簡化圖。