[發明專利]一種半導體元件及其制備方法

在審

• 申請號: 201910311770.0
• 申請日: 2019-04-18
• 公開（公告）號: CN111834456A
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 王津洲
• 申請（專利權）人: 芯恩（青島）集成電路有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L29/08;H01L21/336
• 代理公司: 北京漢之知識產權代理事務所(普通合伙) 11479
• 代理人: 陳敏

本發明提供一種半導體元件及其制備方法，該半導體元件包括半導體襯底，形成在半導體襯底上的柵極溝道層、柵極介電層、位于柵極介電層上的柵極，以及位于所述柵極溝道層與所述柵極介電層兩側的源/漏極摻雜區，其特征在于，柵極溝道層及源/漏極摻雜區包括相同的摻雜物，摻雜物具有相同類型的帶電粒子。該摻雜物可以是n型摻雜物或p型摻雜物。并且柵極溝道層的摻雜濃度小于源/漏極的摻雜濃度，在柵極和源/漏極之間產生電位勢壘，使得柵極溝道層的帶電粒子束縛于不導電的狀態，在外加電場影響下，轉為自由移動狀態，產生開關效果。本發明的半導體元件無需經由柵極溝道層在外加電場影響下轉換成反型離子而產生導電層的機制，因此速度更快。

技術領域

本發明涉及半導體器件技術領域，具體涉及一種半導體元件及其制備方法。

背景技術

傳統的MOS半導體元件結構，柵極溝道層的摻雜物與兩側源極和漏極中摻雜物為不同類型的帶電離子型態。在實際的應用與制造工藝中，由于柵極與源/漏極工程設計的考慮，柵極溝道層的形成可使用多次離子注入以形成反阱摻雜離子濃度分布，以控制閾值電壓與亞閾值(Subthreshold)漏電流。源/漏極的輕摻雜區可避免熱載流子效應，源/漏極的袋摻雜區可降低穿通漏電流，源/漏極的重摻雜區提供與外界連接的低歐姆電阻接觸界面。柵極溝道層為深的P阱與N阱，一方面可降低襯底漏電流，另一方面將NMOS與PMOS隔離，以避免在NMOS與PMOS之間形成閂鎖(latch-up)效應。使用多次離子注入P阱與N阱層，可以達到雙重效果或更優效果。在有些應用中，在P阱與N阱層更深處形成深P阱與深N阱，可避免宇宙射線引起的儲存器亂碼。

傳統的MOS半導體元件的結構，基本上NMOS置于P阱內，PMOS置于N阱內。源/漏極與柵極溝道層使用不同類型導電粒子，由于源/漏極與柵極溝道層之間的反向PN節，在無外加縱向電壓的狀態下，源/漏極在外加橫向電壓的作用下，不傳導電流。柵極溝道層在縱向外加電壓的影響下，轉換成反型導電離子的特性，形成電流通道。由于PN節的特性，在反型導電離子的界面層形成離子耗盡區。該離子耗盡區會影響到外加縱向電壓所產生的反型電離子數量。

上述MOS半導體元件結構成為半導體技術發展的主流推動力，MOS半導體技術向著柵極溝道尺寸越做越小，外加電壓愈來愈低的方向發展。傳統的MOS半導體結構采用更薄和更高介電質的介電層，以加強縱向電場的效應。出于工程設計上的考量，半導體的制程趨向使用更為復雜的三維空間結構以控制開或關電流。提高柵極溝道層的摻雜離子濃度，以控制飽和電流和漏電流。隨著元件溝道的縮短，要求的摻雜源/漏極深度也愈來愈淺，可用來控制反向PN結離子耗盡區的空間也愈來愈少。具有三面離子耗盡區的傳統MOS半導體元件，可利用的空間快速下降，在外加電壓降低的情況，飽和電流將無法達到預期的數值。

發明內容

鑒于現有技術中MOS半導體元件制造技術的上述的不足和缺陷，本發明提供一種半導體元件及其制備方法，對半導體元件的源/漏極和柵極溝道層進行相同類型的離子摻雜，通過控制柵極溝道層和源/漏極的離子摻雜濃度，在柵極和源/漏極之間產生電位勢壘，使得柵極溝道層的帶電粒子束縛于不導電的狀態，在外加電場影響下，轉為自由移動狀態，產生開關效果。無需經由傳統MOS元件柵極溝道層在外加電場影響下轉換成反型離子而產生導電層的機制。

根據本發明的第一方面，本發明提供了一種半導體元件，包括：半導體襯底，形成在所述半導體襯底上的柵極溝道層、柵極介電層、位于柵極介電層上的柵極，以及位于所述柵極溝道層與所述柵極介電層兩側的源/漏極摻雜區，其特征在于，所述柵極溝道層及所述源/漏極摻雜區包括相同的摻雜物，所述摻雜物具有相同類型的帶電粒子。

可選地，所述摻雜物包括n型摻雜物，所述帶電粒子包括電子。

可選地，所述n型摻雜物包括磷、砷、氮、銻和鉍組成的群組中的一種或多種。