[發(fā)明專利]一種用于人工智能加速的處理器微架構(gòu)及其指令集組合應(yīng)用方法

在審

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• 申請日: 2019-04-16
• 公開（公告）號: CN111832722A
• 公開（公告）日: 2020-10-27
• 發(fā)明（設(shè)計）人: 伍世聰;林森;李玨
• 申請（專利權(quán)）人: 北京芯啟科技有限公司
• 主分類號: G06N3/08
• 分類號: G06N3/08;G06N3/06
• 代理公司: 北京名華博信知識產(chǎn)權(quán)代理有限公司 11453
• 代理人: 李冬梅;苗源

本發(fā)明提供一種采用組合指令的AI指令集系統(tǒng)，此設(shè)計適用于人工智能應(yīng)用中的特殊函數(shù)計算加速，兼具靈活性與效率的計算機(jī)制。設(shè)計包括：指令譯碼電路(DECODER)，公式迭代器(ITERATOR)，計算合并單元(MERGE)。譯碼電路譯碼迭代指令和合并指令，輸出迭代公式類型，迭代次數(shù)，合并操作類型等，迭代器與合并單元并行執(zhí)行，完成指定迭代次數(shù)后輸出結(jié)果。

技術(shù)領(lǐng)域

本發(fā)明屬于計算機(jī)硬件、人工智能硬件加速的領(lǐng)域，數(shù)字集成電路設(shè)計領(lǐng)域。

背景技術(shù)

深度卷積神經(jīng)網(wǎng)絡(luò)算法由多層具體的神經(jīng)元算法層、隱藏層組成，主要包含有卷積層，激活函數(shù)，池化層等。其中激活函數(shù)有多種，要求硬件加速具有一定的靈活性。在這個特定領(lǐng)域中，許多發(fā)明通過高性能CPU來提供一般性、通用性的數(shù)學(xué)計算，或通過GPU來加速更具有規(guī)律的卷積計算，以及通過FPGA來定制加速某些計算過程。其中寒武紀(jì)的芯片采用在微架構(gòu)上疊加特定執(zhí)行裝置的方法來增加所支持的數(shù)學(xué)算子。但還沒有針對神經(jīng)網(wǎng)絡(luò)知識領(lǐng)域內(nèi)的計算任務(wù)本身進(jìn)行抽象、提取融合算子內(nèi)共同的本質(zhì)操作，而只有這樣的設(shè)計才能開發(fā)出更有知識領(lǐng)域針對性的、高效強(qiáng)大的處理器。

發(fā)明內(nèi)容

本發(fā)明提供用于人工智能加速的處理器微架構(gòu)及其指令集組合應(yīng)用方法，原理是參考函數(shù)的泰勒展開，由公式迭代器和結(jié)果合并單元共同構(gòu)成函數(shù)求解電路，迭代指令指導(dǎo)公式迭代器生成通項部分，合并指令指導(dǎo)合并單元將通項部分按指定公式合并。達(dá)到迭代次數(shù)后輸出結(jié)果。

結(jié)合常見的泰勒展開式本發(fā)明的一種實(shí)例

迭代指令指定迭代變量的來源寄存器號(X1、X2)，以及各自的迭代公式類型(TYPE1、TYPE2)。迭代公式類型有：

公式	備注
n	1 2 3 4 5……
n！	1 2 6 24 120……
(2n+1)！*(-1)^n	1 -6 120 -5040……
(2n)！*(-1)^n	1 -2 24 -720……

合并公式指定用于合并的運(yùn)算類型(OP1、OP2)，以及迭代次數(shù)N，迭代

公式類型有：

加ADD

減SUB

乘MUL

除DIV

冪POW