[發明專利]LDMOS和其制作方法

在審

• 申請號: 201910299950.1
• 申請日: 2019-04-15
• 公開（公告）號: CN111834221A
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 林威
• 申請（專利權）人: 上海先進半導體制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 上海弼興律師事務所 31283
• 代理人: 薛琦;張冉

本發明公開了一種LDMOS和其制作方法，其中制作方法包括以下步驟：在半導體基片上形成襯底區；襯底區包括第一區域；在第一區域內制作第一STI、第二STI、漂移區和中壓p阱；在第一區域的上方形成氧化層；在氧化層的上方形成第一多晶硅層；在第一多晶硅層的上表面設置第一光膠層，第一光膠層包括第一透射區和第一阻擋區；第一阻擋區用于阻擋雜質離子穿過；通過第一透射區向漂移區高能量注入第一雜質離子，以形成第一n型摻雜區。本發明通過在LDMOS的漂移區中高能注入雜質離子減小了漂移區的導通電阻，并能夠維持擊穿電壓。

技術領域

本發明屬于LDMOS(橫向擴散閘極管)制作技術領域，尤其涉及一種LDMOS和其制作方法。

背景技術

現有技術的LDMOS如圖1所示，包括漂移區(n型)101、中壓p阱102、第一STI(淺溝槽隔離)103、第二STI(淺溝槽隔離)104、第一n型重摻雜區105、第二n型重摻雜區107、第三n型重摻雜區109、第一p型重摻雜區106、第二n型重摻雜區108、閘極110、氧化層111、金屬電極112。在該LDMOS中，漂移區的摻雜濃度與深度受限與CMOS(互補金屬氧化物半導體)阱擊穿的要求，不可以根據器件的要求靈活變化，并且，漂移區的導通電阻較大，影響該LDMOS的性能。

發明內容

本發明要解決的技術問題是克服現有技術中的LDMOS的漂移區的導通電阻較大的缺陷，提供一種低導通電阻的LDMOS和其制作方法。

本發明通過以下技術方案解決上述技術問題：

本發明提供一種LDMOS的制作方法，包括以下步驟：

S1、在半導體基片上形成襯底區；襯底區包括第一區域；在第一區域內制作第一STI、第二STI、漂移區和中壓p阱；

S2、在第一區域的上方形成氧化層；在氧化層的上方形成第一多晶硅層；

S3、在第一多晶硅層的上表面設置第一光膠層，第一光膠層包括第一透射區和第一阻擋區；第一阻擋區用于阻擋雜質離子穿過；

S4、通過第一透射區向漂移區高能量注入第一雜質離子，以形成第一n型摻雜區。

較佳地，第一透射區與第一STI的局部、第一STI與第二STI之間的區域以及第二STI的局部相對應；

第一n型摻雜區的深度大于第一STI和第二STI的深度。

較佳地，襯底區還包括第二區域，步驟S1還包括：

在第一區域內制作第一STI和第二STI的同時，在第二區域內制作第三STI。

較佳地，步驟S1還包括：

同時向第一區域和第二區域中注入相同的雜質離子，以在第一區域中形成漂移區，并在第二區域內形成第一摻雜區。

較佳地，步驟S2還包括：

在氧化層的上方形成第一多晶硅層的同時，在第二區域的上方形成第二多晶硅層。

較佳地，步驟S3還包括：

在第一多晶硅層和第二多晶硅層的上表面布滿光膠；

通過第一光罩對光膠進行曝光，以形成第一透射區，并在第二多晶硅層的上方形成第二透射區。

較佳地，在步驟S3之后，制作方法還包括：

通過第一透射區向第一多晶硅層中采用高阻注入方式注入第二雜質離子，并同時通過第二透射區向第二多晶硅層中采用高阻注入方式注入第二雜質離子。

較佳地，第二雜質離子為硼離子。

較佳地，步驟S4還包括：