[發明專利]一種存儲體內部多異步接口訪問控制裝置及方法

有效

• 申請號: 201910299083.1
• 申請日: 2019-04-15
• 公開（公告）號: CN110059036B
• 公開（公告）日: 2022-04-26
• 發明（設計）人: 李磊;張斌;楚亞楠;張春妹
• 申請（專利權）人: 西安微電子技術研究所
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 徐文權

本發明公開了一種存儲體內部多異步接口訪問控制裝置及方法，包括端口自采樣單元、同步處理單元、邏輯控制單元以及數據控制單元；端口自采樣單元一端與多異步接口連接，另一端依次連接同步處理單元、邏輯控制單元、存儲體以及數據控制單元，數據控制單元與多異步接口連接；邏輯控制單元包括譯碼轉換邏輯單元和接口選擇單元，譯碼轉換邏輯單元的輸入端和接口選擇單元的第一輸入端均連接同步處理單元，譯碼轉換邏輯單元的輸出端連接接口選擇單元的第二輸入端，接口選擇單元的輸出端連接存儲體。可實現對多個功能、時序各異的異步接口進行精準高效控制，提升系統的擴展性和通用性。同時，本發明結構簡單，控制靈活高效，易于移植擴展。

技術領域

本發明屬于集成電路設計領域，涉及一種存儲體內部多異步接口訪問控制裝置及方法。

背景技術

如今，隨著芯片工作主頻的提升，高性能SoC/ASIC芯片要求片內存儲系統的訪問具備高效性和高可靠性，這也就對片內接口的訪問控制提出了更高的設計要求。通常情況下，片內訪問接口大致分為同步和異步兩種接口。同步接口需要在一個全局統一的時鐘下進行控制，要嚴格遵守時鐘的精準控制，訪問速度完全受時鐘特性決定。異步接口不同于同步接口，無需某一特定時鐘控制，訪問速度由自身接口信號特點決定，如片選、使能信號等，控制簡單、靈活且高效。因此，異步接口的設計常常被用于片內，實現對存儲系統的高效可靠訪問。

目前，異步接口設計通常要經過一級采樣和多級同步(至少兩級)，來消除異步信號同步過程中帶來的亞穩態現象。公開號CN108268416A，名稱為“一種異步接口轉同步接口控制電路”，介紹了一種異步接口轉同步接口的控制結構，雖然該結構能實現外部異步接口與同步電路的通信，但是其采用的一級采樣和兩級同步結構只對時鐘信號進行處理，其他信號通過延時控制單元實現，該結構難以實現時鐘的精準控制，無法滿足時序要求嚴格的異步接口，同時對延時單元的控制精度要求極為苛刻，在芯片內部硬件實現難度大。

同時，隨著片內系統規模的陡增，多接口訪問的需求也越來越多。因此，對于單個系統內多個異步接口的訪問控制就顯得格外重要，而上述方法中也無法解決多異步接口控制問題。如何實現多異步接口高效可靠地訪問片內存儲，是實現高性能芯片開發的關鍵。然而，目前實現的異步接口訪問控制技術在不同層面上都反映出相應的弊端，經檢索相關文獻，也沒有能很好解決該問題的方法。

發明內容

本發明的目的在于克服上述現有技術的缺點，提供一種存儲體內部多異步接口訪問控制裝置及方法。

為達到上述目的，本發明采用以下技術方案予以實現：

一種存儲體內部多異步接口訪問控制裝置，包括端口自采樣單元、同步處理單元、邏輯控制單元以及數據控制單元；端口自采樣單元一端與多異步接口連接，另一端依次連接同步處理單元、邏輯控制單元、存儲體以及數據控制單元，數據控制單元與多異步接口連接；邏輯控制單元包括譯碼轉換邏輯單元和接口選擇單元，譯碼轉換邏輯單元的輸入端和接口選擇單元的第一輸入端均連接同步處理單元，譯碼轉換邏輯單元的輸出端連接接口選擇單元的第二輸入端，接口選擇單元的輸出端連接存儲體；其中：

端口自采樣單元用于采樣多異步接口的輸入信號，得到多路異步采樣信號，并將多路異步采樣信號輸送至同步處理單元；

同步處理單元用于將多路異步采樣信號轉換為多路同步信號，并將多路同步信號輸送至邏輯控制單元；

譯碼轉換邏輯單元用于將多路同步信號中不能直接訪問存儲體的同步信號進行譯碼轉換，轉換為能夠直接訪問存儲體的同步信號；

接口選擇單元用于從所有能夠直接訪問存儲體的同步信號中選擇一路信號并輸送至存儲體；

數據控制單元用于控制多異步接口從存儲體讀數據的讀取狀態或關閉狀態，同時控制多異步接口從存儲體讀數據的互斥選擇。

本發明進一步的改進在于：