[發明專利]一種集成FPGA芯片和人工智能芯片的系統級封裝方法

有效

• 申請號: 201910257501.0
• 申請日: 2019-04-01
• 公開（公告）號: CN110047764B
• 公開（公告）日: 2021-07-30
• 發明（設計）人: 連榮椿;王海力;馬明
• 申請（專利權）人: 京微齊力(北京)科技有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L23/48;H01L23/482
• 代理公司: 北京億騰知識產權代理事務所(普通合伙) 11309
• 代理人: 陳霽

1.一種集成FPGA芯片和人工智能芯片的系統級封裝方法，其特征在于，所述系統級封裝方法的步驟包括：

在人工智能裸片上設置人工智能裸片的TSV；參照所述人工智能裸片的TSV的位置，在FPGA裸片上設置FPGA硅片通孔TSV；

根據欲實現的人工智能裸片功能，確定人工智能裸片各TSV和/或焊盤性質；

根據欲實現的系統級封裝芯片的功能，固定人工智能裸片相對于FPGA裸片的位置關系；其中，定義FPGA裸片和人工智能裸片具備焊盤的一側為上表面，使所述人工智能裸片的下表面與所述FPGA裸片的上表面接合重疊，所述人工智能裸片暴露所述FPGA裸片上表面的部分焊盤；連接所述人工智能裸片和FPGA裸片的方式包括所述人工智能裸片通過焊盤與所述FPGA裸片的焊盤連接、所述人工智能裸片通過下表面的TSV與被所述人工智能裸片覆蓋的對應所述FPGA裸片的焊盤連接、以及所述人工智能裸片通過下表面的TSV與被所述人工智能裸片覆蓋的對應所述FPGA裸片上表面的TSV連接；當所述欲實現的系統級封裝芯片的功能中包括人工智能裸片與FPGA裸片的連線信號延時差 小于某一閾值時，根據固定的人工智能裸片相對于FPGA裸片的位置關系，使人工智能裸片各TSV和/或焊盤與欲連接的FPGA裸片各TSV和/或焊盤之間連線連接，進而使所述信號延時差低于所述某一閾值；

根據所述人工智能裸片各TSV和/或焊盤性質，配置對應連接的各FPGA裸片各TSV和/或焊盤性質；

根據各FPGA裸片各TSV和/或焊盤上已配置的性質對FPGA內部邏輯進行布局，將人工智能裸片的TSV和/或焊盤與FPGA裸片的TSV和/或焊盤進行連接，實現所述系統級封裝芯片的功能。

2.根據權利要求1所述的系統級封裝方法，其特征在于，所述根據欲實現的人工智能裸片功能，確定人工智能裸片各TSV和/或焊盤性質之前，還包括步驟：

將所述欲實現的系統級封裝芯片的功能劃分為人工智能裸片實現功能及人工智能裸片外實現功能。

3.根據權利要求2所述的系統級封裝方法，其特征在于，所述人工智能裸片外實現功能由FPGA裸片及其他功能裸片共同實現。

4.根據權利要求1所述的系統級封裝方法，其特征在于，所述TSV和/或焊盤性質為所述TSV和/或焊盤用于輸入信號或輸出信號。