[發明專利]可選式接合的接地防護結構有效
| 申請號: | 201910235066.1 | 申請日: | 2019-03-26 |
| 公開(公告)號: | CN111755422B | 公開(公告)日: | 2022-05-31 |
| 發明(設計)人: | 劉嘉惠 | 申請(專利權)人: | 達發科技(蘇州)有限公司 |
| 主分類號: | H01L23/552 | 分類號: | H01L23/552 |
| 代理公司: | 中科專利商標代理有限責任公司 11021 | 代理人: | 任巖 |
| 地址: | 215021 江蘇省蘇州市蘇州工業園*** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關鍵詞: | 可選 接合 接地 防護 結構 | ||
一種可選式接合的接地防護結構,其包括:一第一接地點,其位于一第一接地面,該第一接地面具有一第一電位;一第二接地點,其位于一第二接地面,該第二接地面具有一第二電位;以及一集成電路芯片,其具有多個導線連接部,該集成電路芯片至少一部分是位于該第二接地面。
技術領域
本發明涉及一種可選式接合的接地防護結構,尤其涉及用于一基材上的相隔式接地面或整合式接地面的接地結構。
背景技術
為順應各種類型的集成電路工藝的微小化以及多功能性整合芯片的趨勢發展,各元件彼此連接的密度愈來愈高,信號線之間的排列更加緊密。
然而,信號線之間緊密的排列造成信號耦合現象,使信號在傳輸時容易受到振蕩、過沖、串音(crosstalk)等的電磁干擾,特別是對于高速或高靈敏的信號的完整性影響很大。
另一方面,為順應在封裝測試的程序中,電子產品在不同參數設定中的測試、不同元件間的驗證測試或在大量批次測試的成本考量或效率而言,需要用多樣化的防護線的特別設計,以便達到單一基材上執行多樣化驗證程序的目的。
發明內容
有鑒于此,本發明針對信號完整性的設計準則,提供在相互干擾的耦合信號線間設置接地防護線(guard trace,安全走線)結構以防止串音等的干擾并提高信號完整度的保護能力。
特別的,本發明更提供在單一基材上設計多樣化的分隔式接地面與單一接地面的可選式接合的接地防護結構,其不僅減少在數碼信號接線上的切換噪音量,進而大幅改良靜電放電等級(electrostatic discharge level,ESD level)等問題,可選式接合的技術特征更可提高驗證程序的執行效率,并降低生產成本。
根據本發明的一個方面,是提供一種可選式接合的接地防護結構,其包括:一第一接地點,其位于一第一接地面,該第一接地面具有一第一電位;一第二接地點,其位于一第二接地面,該第二接地面具有一第二電位;以及一集成電路芯片,其具有多個導線連接部,該集成電路芯片至少一部分是位于該第二接地面。
優選地,該第二接地面更具有一接地延伸部,且該第二接地點是位于該接地延伸部。
優選地,該集成電路芯片的該些導線連接部的其中之一與該第一接地點以一導線電性連接。
優選地,該集成電路芯片的該些導線連接部的其中之一與該第二接地點以一導線電性連接。
優選地,該第一接地點與該第二接地點以一導線電性連接。
優選地,該第一接地面是與該第二接地面在無該導線的情況下是彼此電性絕緣。
優選地,該第一電位與該第二電位相異或相同。
優選地,該第一電位或該第二電位為接地電位。
優選地,該第一電位或該第二電位為參考電位。
優選地,該集成電路芯片的導線連接部包括多個接地連接部及多個信號連接部。
有關本發明的其他目的與優點,將在后續的說明中配合附圖加以闡述。
附圖說明
圖1A為本發明對比例的接地防護線的基本結構俯視圖。
圖1B為本發明對比例的接地防護線的基本結構側視圖。
圖2A為本發明實施例1的可選式接合的接地防護結構的俯視圖。
圖2B為本發明實施例1的可選式接合的接地防護結構的側視圖。
圖3A為本發明實施例2的可選式接合的接地防護結構的俯視圖。
圖3B為本發明實施例2的可選式接合的接地防護結構的側視圖。
【附圖標記說明】
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