[發明專利]無摻雜的L形隧穿場效應晶體管及其制備方法

有效

• 申請號: 201910224881.8
• 申請日: 2019-03-24
• 公開（公告）號: CN109935631B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 李聰;郭嘉敏;莊奕琪;閆志蕊;劉偉峰;李振榮;湯華蓮
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/49;H01L29/51;H01L29/10;H01L29/16;H01L29/739;H01L21/28;H01L21/331
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

本發明公開了一種無摻雜的L形隧穿場效應晶體管及其制備方法，主要解決現有器件關態電流大，雙極效應嚴重和制備成本高的問題，其包括：SOI襯底、異質柵介質層、金屬層和導電層；SOI襯底的兩側設有隔離槽；SOI襯底的上表面設有源區、溝道區和漏區；異質柵介質層和金屬層位于溝道區的上側；源區、溝道區和漏區，均采用非摻雜的本征材料；柵介質層采用異質柵介質，且靠近源區一側采用高K介質材料，靠近漏區一側采用低K介質材料；金屬層設為功函數不同的上下兩層，這兩層金屬之間用二氧化硅隔離。本發明降低了關態電流，抑制了雙極效應，節約了制作成本，可用于大規模集成電路的制作。

技術領域

本發明屬于半導體器件技術領域，尤其涉及一種L形隧穿場效應晶體管，適用于大規模集成電路的制作。

背景技術

在“Moore定律”的推動之下，半導體集成電路技術飛速發展，并進入納米尺寸。然而，隨著尺寸的縮小，短溝道效應，寄生效應以及陷阱問題的存在，使得傳統的MOSFET在尺寸縮小時性能退化嚴重，無法滿足集成電路發展的要求。

隧穿場效應晶體管TFET是基于帶間隧穿量子隧穿效應機理工作的，理論上突破了傳統MOSFET在室溫下亞閾值擺幅的極限值60mV/decade。因而，TFET器件具有快速的開關特性和較低的泄漏電流，可以有效地降低器件功耗，被認為是延續“Moore定律”的重要途徑。

然而，由于離子注入等因素所帶來的陷阱問題，TFET的亞閾值擺幅仍較難達到理論值，而且隧穿機制無法提供較高的驅動電流，這嚴重限制了它在電路方面的應用。因此，科學工作者設計出一種L形的TFET器件結構，如圖1所示。該器件包括：SOI襯底、隔離槽、源區、溝道區、柵區、漏區和導電層。其中溝道區呈L形，柵介質和柵金屬層位于溝道的表面，柵區和漏區之間存在間距S，襯底的兩側有隔離槽。該器件的源區和L形的溝道區的接觸界面可以為載流子提供線性隧穿，增大了載流子的隧穿面積，提高了器件的驅動電流。

然而，該器件的源區和漏區的制備需要利用離子注入完成摻雜，并退火以激活雜質。這樣的工藝必然會引起器件的損傷，導致較高濃度的陷阱。陷阱的存在會退化器件的亞閾值擺幅和關態電流，進而降低器件的開關速度，增大器件的靜態功耗，導致器件制備有著較高的成本，限制了器件的應用。

發明內容

本發明的目的在于針對上述傳統硅基隧穿場效應晶體管的不足，提出一種無摻雜的L形隧穿場效應晶體管及制備方法，以在提高驅動電流的同時抑制雙極效應，降低陷阱濃度，同時降低器件的制造成本。

為實現上述目的，本發明的無摻雜的L形隧穿場效應晶體管，包括：SOI襯底、異質柵介質層、金屬層和導電層；SOI襯底的兩側設有隔離槽；SOI襯底的上表面設有源區、溝道區和漏區；異質柵介質層和金屬層位于溝道區的上側，其特征在于：

所述源區、溝道區和漏區，均采用非摻雜的本征材料；

所述柵介質層，采用異質柵介質結構，且靠近源區一側采用高K介質材料，靠近漏區一側采用低K介質材料；

所述金屬層，設為上下兩層，上層采用功函數為5.93eV的金屬鉑，下層采用功函數低于5.0eV的金屬，這兩層金屬之間用二氧化硅隔離。

為實現上述目的，本發明制備無摻雜的L形隧穿場效應晶體管的方法，其特征在于，包括以下步驟：

1)準備本征或者輕摻雜的硅襯底，在其表面依次淀積厚度為10～15nm的氧化物埋層和厚度為13～15nm的外延硅；

2)在外延硅的兩側進行光刻和刻蝕，刻蝕到氧化物埋層停止，形成深度為13～15nm的淺溝槽隔離區，在淺溝槽隔離區內淀積二氧化硅，并將表面打磨平整；

3)在外延硅表面的左側刻蝕，形成深度為1～2nm的源區金屬接觸凹槽，在凹槽內淀積金屬鉑作為源極；