[發明專利]一種可變位寬乘法器自動化生成方法

有效

• 申請號: 201910215666.1
• 申請日: 2019-03-21
• 公開（公告）號: CN109976707B
• 公開（公告）日: 2023-05-05
• 發明（設計）人: 邸志雄;葉帥;葛悅;李福強;周玉欣;陸可承;馮全源
• 申請（專利權）人: 西南交通大學
• 主分類號: G06F7/523
• 分類號: G06F7/523
• 代理公司: 成都信博專利代理有限責任公司 51200
• 代理人: 劉凱

1.一種可變位寬乘法器自動化生成方法，其特征在于，包括以下步驟：

步驟1：用戶創建目標文件夾，配置頂層乘法器參數，頂層乘法器參數的配置文件為文本文件，包括用戶輸入的自定義的9個乘法器參數：

參數$1：被乘數位數表示被乘數A的bit位寬；

參數$2：乘數位數表示乘數B的bit位寬；

參數$3：s表示被乘數A為有符號數；u表示被乘數A為無符號數；

參數$4：s表示乘數B為有符號數；u表示乘數B為無符號數；

參數$5：rst表示異步復位；sclr表示同步復位；

參數$6：目標文件路徑表示腳本產生的Verilog代碼的存儲路徑；

參數$7：單元庫文件路徑表示最小乘法器單元庫的文件路徑；

參數$8：字符串表示頂層模塊名；

參數$9：流水級數表示用戶配置的流水級數；

步驟2：依據本級乘法器參數配置文件中乘法器嵌套層級，進行逐級向下劃分，并生成相應的RTL代碼；

配置完本級乘法器的頂層參數后，判斷本級乘法器是否為最小單元乘法器，若是則直接調用最小乘法器單元；否則將本級乘法器拆分成兩組次級乘法器，進而生成RTL代碼，包括：本級乘法器頂層RTL代碼，CSA?RTL代碼，最終加法器RTL代碼，寄存器組RTL代碼，次級乘法器的參數配置文件；

步驟3：循環步驟2，直至被劃分單元為最小粒度單元后，停止劃分，完成所需乘法器RTL代碼的生成工作。

2.根據權利要求1所述的可變位寬乘法器自動化生成方法，其特征在于，所述流水級數的可配置數m的取值范圍為：0≤m≤2n，其中n為RTL代碼劃分層數；針對每層RTL代碼，流水線有兩個插入位置可選：最大位數的加法器之后，CSA與加法器之間。

3.根據權利要求1所述的可變位寬乘法器自動化生成方法，其特征在于，所述乘法器嵌套層級使用可配置的位數為{2,4,8,12,16,20,24,28,32}，供用戶配置任意組合的乘法器。