[發明專利]一種流水線模擬數字轉換器

在審

• 申請號: 201910207898.2
• 申請日: 2019-03-19
• 公開（公告）號: CN110350919A
• 公開（公告）日: 2019-10-18
• 發明（設計）人: 吳子建
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M1/46
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 李慶波

本申請提供了流水線模擬數字轉換器，其可包括：乘法數字模擬轉換器，用于對模擬輸入進行采樣，并根據控制位對采樣的模擬輸入進行乘法運算；第一子范圍模擬數字轉換器，用于對所述模擬輸入進行采樣，產生代表所述模擬輸入的數字表示的第一部分，所述第一部分包括所述控制位以及預估位；第二子范圍模擬數字轉換器，用于轉換所述乘法數字模擬轉換器的乘法信號輸出，產生代表所述模擬輸入的所述數字表示的第二部分；其中，所述第二子范圍模擬數字轉換器轉換所述乘法數字模擬轉換器的乘法信號輸出時，跳過所述預估位的估計。本發明可在不降低轉換速度的情況下實現高分辨率ADC。

技術領域

本發明涉及電子技術領域，并且更具體地，涉及一種流水線模擬數字轉換器。

背景技術

在電子學中，模擬數字轉換器(Analog-To-Digital converter，ADC)轉換模擬輸入以生成模擬輸入的數字表示。為了實現高速轉換，提出了流水線(pipelined)ADC架構。

圖1描繪了流水線ADC 100的示例，其包括乘法數字模擬轉換器(MultiplyingDigital-To-Analog Converter，MDAC)102，M位ADC 104和Z位ADC 106。其中，MDAC 102包括多個電容器Cf，Cs1，Cs2以及一個放大器電路，以及多個開關，其中所述多個開關控制所述多個電容Cf，Cs1，Cs2以及一個放大器電路在階段Φ1和階段Φ2的導通/關斷。在階段Φ1中，模擬輸入V_j由MDAC 102和M位ADC 104采樣。M位ADC 104將對V_j采樣形成的數字信號D_j輸出到MDAC 102作為控制信號(在圖1中，M取值為1，且在將D_j輸入MDAC時，將其轉換為溫度計碼為2個溫度計碼b0和b1)，通常M位的二進制碼可轉換后形成2^M個溫度計碼。圖中，Vr表示參考電壓。在階段Φ2中，接收控制信號的MDAC 102基于控制信號(Vr×b1，Vr×b0)對采樣的模擬輸入V_j執行乘法(由Cf，Cs1，Cs2以及放大器電路實現)，從而產生乘法信號(multiplied signal)V_j+1。Z位ADC 106耦合到MDAC 102，用于轉換乘法信號V _j+1為Z位數字信號。通過轉換乘法信號V_j+1，由Z位ADC 106估計模擬輸入V_j的數字表示(包括Z位，也即，Z-bit)。當Z位ADC 106執行轉換時，MDAC 102和M位ADC 104繼續處理模擬輸入V_j的下一個采樣。因此，建立了流水線架構。提供高速ADC。

然而，流水線ADC 100可能導致低分辨率。

圖2描繪了流水線ADC 100的時序圖。在使用階段Φ1(可為Ts/2)作為模擬輸入V_j的采樣階段之后，數字信號D_j由M位ADC 104產生并傳送到MDAC 102。在階段Φ2中，MDAC102根據控制位(Vr×b1，Vr×b0)操作，對在階段Φ1中采樣的模擬輸入V_j執行乘法操作?？紤]到MDAC 102輸出的乘法信號V_j+1所需的建立時間(settling time)，Z位ADC 106將Ts/2(階段Φ2)作為采樣階段。Z位ADC 106直到用于乘法信號V_j+1的采樣階段(Φ2)完成才開始模擬數字轉換。所有Z位的產生必須在Ts/2中完成。流水線ADC 100的分辨率可能是有限的。

考慮到高分辨率要求，可以采用多級架構。由Z-ADC 106產生的Z位可以提供給另一個MDAC(在下一級)，因此，下一級輸出低位以精確地表示模擬輸入V_j。但是，多級架構很復雜。

需要一種具有簡單設計的高速和高分辨率ADC。ADC設計需要權衡利弊。