[發明專利]一種硅基電荷俘獲型存儲器件及制備方法

有效

• 申請號: 201910192421.1
• 申請日: 2019-03-14
• 公開（公告）號: CN110047916B
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 楊友斌;殷江
• 申請（專利權）人: 南京大學
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/51;H01L27/11568;H01L21/285
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 陳建和

硅基電荷俘獲型存儲器件，在結構為p?Si/隧穿層介質/電荷俘獲介質/阻擋層介質/柵電極的存儲器件中，存儲器件由下至上包括襯底、隧穿層、電荷俘獲介質層、阻擋層以及柵電極；隧穿層厚度為1～5nm的絕緣層，電荷俘獲介質的導帶底與p?Si的導帶底具有匹配的能帶結構；電荷俘獲介質是兩種單元氧化物的混合物，且與硅相比兩種介質均具有較高的介電系數，介電系數為6～100。制備出的電荷俘獲介質的導帶底與p?Si的導帶底具有匹配的能帶結構，二者勢能差值的范圍為?1.5eV～1.5eV，有利于使電子保持在電荷俘獲介質內，提高硅基電荷俘獲型存儲器件的存儲性能。

技術領域

本發明涉及微電子行業的存儲技術領域，特別是在電荷俘獲型半導體存儲器件領域。

背景技術

非易失性存儲器件是指當外部電源切斷后，存儲器件里的信息不會丟失，仍能保持一段時間。它常用于移動硬盤、存儲卡和U盤等設備。傳統非易失性存儲器件使用的是閃存(Flash)技術，在此基礎上發展出的新型電荷俘獲型存儲器，能滿足未來器件小型化的需求，有助于實現高集成密度、高性能、低成本的存儲技術。

但隨著器件尺寸的不斷減小，10年內電荷的保持性能是判斷器件優良的關鍵指標，提升保持性能是行業內急需的問題。傳統器件使用的存儲介質材料(如Si₃N₄、HfO₂)的導帶底高于p-Si導帶底，電子從p-Si隧穿進入電荷俘獲介質，較短時間后又會回到p-Si，致使保持性能不佳。

發明內容

鑒于上述問題，本發明的目的在于，提供一種提高硅基電荷俘獲型存儲器件存儲性能的方法，主要是器件與制備方法。基于能帶調控理論制備與p-Si導帶底匹配的電荷俘獲介質薄膜，該層薄膜的加入能有效提高器件保持性能至10年以上。

本發明的技術方案是，硅基電荷俘獲型存儲器件，在結構為p-Si/隧穿層介質/電荷俘獲介質/阻擋層介質/柵電極的存儲器件中，存儲器件由下至上包括襯底、隧穿層、電荷俘獲介質層、阻擋層以及柵電極；隧穿層厚度為1～5nm的絕緣層，電荷俘獲介質的導帶底與p-Si的導帶底具有匹配的能帶結構；電荷俘獲介質是兩種單元氧化物的混合物，且與硅相比兩種介質均具有較高的介電系數，為6～100。在結構為p-Si/隧穿層介質/電荷俘獲介質/阻擋層介質/柵電極的存儲器件結構中，電荷俘獲介質的導帶底與p-Si的導帶底具有匹配的能帶結構。

本發明電荷俘獲介質的制備方法包括物理沉積方法，如射頻磁控濺射方法及電子束蒸發方法等，也可以使用化學沉積方法，如原子層沉積方法(ALD方法)等，且所制備的薄膜具有非晶結構，薄膜厚度為0.5～20nm。

該電荷俘獲介質的導帶底的勢能與p-Si導帶底的勢能差值的范圍為-1.5eV～1.5eV。

該電荷俘獲介質其中所包含的一種單元氧化物介質的導帶底的勢能比p-Si的導帶底的勢能高，如Si₃N₄、Ta₂O₅、ZrO₂、HfO₂、Al₂O₃、Y₂O₃等，另一種單元氧化物介質的導帶底的勢能比p-Si的導帶底的勢能低，如TiO₂和ZnO等。

該電荷俘獲介質所包含的兩種單元氧化物具有不同的晶體結構，且兩種氧化物中的陽離子具有不同的化學價態。這是為了在混合均勻后在兩種晶體之間產生界面態(或電荷陷阱)，界面態的數量由界面態密度表述。高的界面態密度有利于實現高的存儲密度，同時這些界面態的能級較深，位于復合氧化物的帶隙中，電子被俘獲得更深，從而使保持性能更好，電子寫入擦除速度更快。