[發明專利]半導體裝置及其形成方法

有效

• 申請號: 201910189050.1
• 申請日: 2019-03-13
• 公開（公告）號: CN111697050B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 李文山;李宗曄;陳富信
• 申請（專利權）人: 世界先進積體電路股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/423;H01L29/78;H01L21/336;H01L21/28
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 王天堯;任默聞

本發明提供一種半導體裝置及其形成方法，半導體裝置包含基底具有第一導電型，外延層具有第一導電型，設置于基底上，且外延層內具有溝槽，第一井區設置于外延層中且在溝槽下方，且具有不同于第一導電型的第二導電型，第一柵極電極設置于溝槽中，且具有第二導電型，以及第二柵極電極設置于溝槽中且位于第一柵極電極上方，其中第二柵極電極通過第一絕緣層與第一柵極電極隔開。本發明亦提供半導體裝置的制造方法。本發明工藝步驟少，成本低，可減小元件尺寸。

技術領域

本發明實施例涉及半導體技術，尤其涉及具有溝槽式柵極(trench gate)和超結(super junction)結構的金屬氧化物半導體場效應晶體管(metal oxide semiconductorfield effect transistor，MOSFET)及其形成方法。

背景技術

高壓元件技術應用于高電壓與高功率的集成電路，傳統的功率晶體管為了達到高耐壓及高電流，驅動電流的流動由平面方向發展為垂直方向。目前發展出具有溝槽式柵極和超結結構的金屬氧化物半導體場效應晶體管(MOSFET)，可以提高n型外延漂移摻雜區的摻雜濃度，進而改善元件的導通電阻。

傳統利用多層外延技術(multi-epi technology)來形成超結結構，上述多層外延技術需要進行多次包括外延、植入p型摻雜物、高溫擴散的工藝循環。因此，上述多層外延技術會有工藝步驟多、成本高等缺點。并且，傳統的垂直式擴散金屬氧化物半導體場效應晶體管的元件尺寸較難微縮化。

因此，有必要尋求具有溝槽式柵極和超結結構的金屬氧化物半導體場效應晶體管及其形成方法，其能夠解決或改善上述的問題。

發明內容

在一些實施例中，提供半導體裝置，工藝步驟少，成本低，可減小元件尺寸，半導體裝置包含基底，具有第一導電型；外延層，具有第一導電型，設置于基底上，且外延層內具有溝槽；第一井區，設置于外延層中且在溝槽下方，且具有不同于第一導電型的第二導電型；第一柵極電極，設置于溝槽中，且具有第二導電型；以及第二柵極電極，設置于溝槽中且位于第一柵極電極上方，其中第二柵極電極通過第一絕緣層與第一柵極電極隔開。

在一些其他實施例中，提供半導體裝置的形成方法，此方法包含提供具有第一導電型的基底；在基底上形成具有第一導電型的外延層；在外延層中形成溝槽；在外延層中且在溝槽下方形成具有第二導電型的第一井區，其中第二導電型不同于第一導電型；在溝槽中形成具有第二導電型的第一柵極電極；以及在溝槽中且位于第一柵極電極上方形成第二柵極電極，其中第二柵極電極通過第一絕緣層與第一柵極電極隔開。

在本發明實施例中，通過以離子注入工藝和熱驅入工藝將第一井區設置于溝槽的底部下方，不需要進行多次包括外延、植入p型摻雜物、高溫擴散的工藝循環。因此，形成第一井區的工藝簡單，且不需要負擔昂貴的外延成本。再者，由于第一井區位于溝槽的底部下方，因此第一井區不占用額外空間，故可降低單元間距，進而降低通道區電阻。

附圖說明

根據以下的詳細說明并配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件并未必按照比例繪制。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。

圖1-圖15為依據一些實施例的形成半導體裝置的工藝的各種階段的剖面示意圖。

符號說明：

100 半導體裝置；

101 基底；

102 外延層；

103 圖案化遮罩；

103a、114a 開口；

104 溝槽；

105 第一井區；

106、110 絕緣層；