[發(fā)明專利]三維存儲器的制造方法和通過其制造的三維存儲器

有效

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• 申請日: 2019-03-13
• 公開（公告）號: CN111696997B
• 公開（公告）日: 2023-03-24
• 發(fā)明（設計）人: 焦明潔;郝志杰
• 申請（專利權）人: 北京屹唐半導體科技股份有限公司;瑪特森技術公司
• 主分類號: H10B43/20
• 分類號: H10B43/20;H10B43/27;H10B43/35
• 代理公司: 北京易光知識產權代理有限公司 11596
• 代理人: 崔曉光

本公開涉及三維存儲器的制造方法以及通過該制造方法制造的三維存儲器。根據本公開的制造方法包括：在襯底上形成的縱向疊層中形成溝道通孔，溝道通孔從縱向疊層的上層延伸到縱向疊層下方的襯底，該縱向疊層用于形成包括上選擇晶體管、存儲單元串和下選擇晶體管的電路結構；在溝道通孔的底部上沉積下選擇晶體管的第一溝道層；在溝道通孔的側壁和第一溝道層上沉積柵極疊層；沿溝道通孔的側壁上的柵極疊層去除第一溝道層上的柵極疊層和第一溝道層的一部分；在溝道通孔內沉積存儲單元串的第二溝道層；以及使用填充材料填充溝道通孔。

技術領域

本公開涉及半導體制造的技術領域，更具體地，涉及三維存儲器的制造方法以及通過該制造方法制造的三維存儲器。根據本公開的制造方法，可以確保三維存儲器的溝道通孔中的存儲單元串的溝道層與其他部件之間的良好的歐姆接觸。

背景技術

隨著對高度集成的電子裝置的需求持續(xù)增加，需要能夠以更高的速度和更低的功耗運行并具有更高的器件密度的半導體存儲器件。然而，傳統(tǒng)的平面型存儲器的進一步集成遇到了瓶頸，例如物理尺寸極限、加工設備如光刻機的顯影極限、以及存儲單元的電子密度極限等。

因此，提出了具有以水平和垂直陣列布置的存儲單元的多層存儲器結構，即三維存儲器結構。三維存儲器結構目前被廣泛應用于NAND閃速存儲器，其通過垂直堆疊多層數據存儲單元來解決平面型NAND閃速存儲器中存在的限制。

在NAND型結構的三維存儲器中，存儲單元在位線和地線之間串聯(lián)排列。具有串聯(lián)結構的NAND型三維存儲器具有較低的讀取速度，但是卻具有較高的寫入速度，從而極為適合于存儲數據。

三維存儲器支持在更小的空間內容納更高的存儲容量，能夠實現存儲容量比平面存儲器高達數倍的存儲裝置，進而有效降低成本和功耗。

通常，用于制造三維存儲器的制造方法包括：在襯底上在垂直于襯底的方向上沉積用于形成包括上選擇晶體管、存儲單元串和下選擇晶體管的電路結構的縱向疊層，該縱向疊層包括多個犧牲層和多個隔離層。隨后，形成從縱向疊層的上層延伸到縱向疊層下方的襯底的溝道通孔，并且在溝道通孔的底部上形成下選擇晶體管的溝道層，隨后沿溝道通孔的內壁和底部沉積柵極疊層，該柵極疊層通常包括阻擋層、俘獲層和隧穿層。最后，在柵極疊層上形成存儲單元串的溝道層。

存儲單元串的溝道層與上選擇晶體管(位線)和下選擇晶體管之間的歐姆連接對于三維存儲器的整體性能有著極為關鍵的影響。然而，在三維存儲器的現有制造方法中，存在使存儲單元串的溝道層與下選擇晶體管的溝道層之間的接觸電阻以及存儲單元串的溝道層與位線接觸點之間的接觸電阻劣化的各種問題。

具體地，圖1A示出了理想狀態(tài)下的三維存儲器的剖面圖。圖1B和圖1C示出了其中存在由于工藝原因引起的、在溝道通孔底部中存儲單元串的溝道層與下選擇晶體管的溝道層之間的接觸不良的三維存儲器的剖面圖。為了簡化起見，圖1A至1C中所示的縱向疊層中僅包括用于形成存儲單元串和下選擇晶體管的層。

由于溝道通孔的關鍵尺寸(Critical Dimension)和柵極疊層厚度的限制，下選擇晶體管的溝道層的暴露面積有限。此外，在溝道通孔的底部存在L型結構，因此存儲單元串的溝道層在溝道通孔底部的沉積均勻性較差，可能存在與下選擇晶體管的溝道層接觸不良。因此，溝道的整體電阻可能變高，甚至會導致導通失敗，同時也會影響三維存儲器的讀寫速度等多個參數。

例如，如圖1B所示，在沉積工藝期間，下選擇晶體管的溝道層中可能出現空洞，從而導致存儲單元串的溝道層與下選擇晶體管的溝道層之間接觸不良。再者，又如圖1C所示，在溝道通孔底部的關鍵尺寸較小的情況下，柵極疊層可能未被完全刻蝕開，從而導致存儲單元串的溝道層與下選擇晶體管的溝道層之間接觸不良。