[發(fā)明專利]AXI-Stream接口寫控制電路及方法

在審

• 申請?zhí)枺?/td>: 201910188374.3
• 申請日: 2019-03-13
• 公開（公告）號: CN111694773A
• 公開（公告）日: 2020-09-22
• 發(fā)明（設(shè)計）人: 蔡志國;謝榮先;趙庭武
• 申請（專利權(quán)）人: 蘇州微影激光技術(shù)有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F3/06
• 代理公司: 深圳市合道英聯(lián)專利事務(wù)所(普通合伙) 44309
• 代理人: 廉紅果;侯峰

本發(fā)明公開了一種AXI?Stream接口寫控制電路，包括主控狀態(tài)機、三級復用器sel信號控制邏輯器、三級時鐘使能控制邏輯器、四級D觸發(fā)器、三級復用器，所述主控狀態(tài)機的輸出端分別與三級復用器sel信號控制邏輯器、三級時鐘使能控制邏輯器連接并且用于向AXI端口輸出tvalid信號，所述三級時鐘使能控制邏輯器分別用于接收AXI端口的tready信號并且分別與其對應(yīng)的后一級D觸發(fā)器連接；每一級D觸發(fā)器的輸出端與對應(yīng)的復用器的第一輸入端連接，每一級復用器的輸出端與其對應(yīng)的后一級D觸發(fā)器的輸入端連接；還公開了一種AXI?Stream接口寫控制方法。本發(fā)明能夠?qū)崿F(xiàn)機制FPGA內(nèi)部的邏輯資源利用率極高，而且所有的輸出信號都是D觸發(fā)器的輸出，提高時序性能，有利于時序收斂。

技術(shù)領(lǐng)域

本發(fā)明屬于數(shù)據(jù)傳輸技術(shù)領(lǐng)域，具體涉及一種AXI-Stream接口寫控制電路及方法。

背景技術(shù)

Xilinx提供的FPGA IP核的數(shù)據(jù)傳輸接口多為AXI接口，其中AXI-Stream為代表在傳輸大塊連續(xù)的數(shù)據(jù)時應(yīng)用較為廣泛，一般對AXI接口的寫控制是直接將AXI數(shù)據(jù)發(fā)送端口的tready作為使能信號直接從數(shù)據(jù)源請求數(shù)據(jù)，然后請求到數(shù)據(jù)之后用戶將tvalid信號拉高，向AXI數(shù)據(jù)發(fā)送端口寫入數(shù)據(jù)，但是這種方式面臨的一個問題就是當tready信號在傳輸過程中拉低時，將會有一組數(shù)據(jù)不能寫入AXI發(fā)送端口，因此需要一組觸發(fā)器寄存數(shù)據(jù)，而當tready再次為高時，一般需要一個時鐘周期的延遲，而且數(shù)據(jù)由組合邏輯輸出到AXI接口，會面臨時序收斂的問題。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明的主要目的在于提供一種AXI-Stream接口寫控制電路及方法。

為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的：

本發(fā)明實施例提供一種AXI-Stream接口寫控制電路，包括主控狀態(tài)機、三級復用器sel信號控制邏輯器、三級時鐘使能控制邏輯器、四級D觸發(fā)器、三級復用器，所述主控狀態(tài)機的輸出端分別與三級復用器sel信號控制邏輯器、三級時鐘使能控制邏輯器連接并且用于向AXI端口輸出tvalid信號，所述三級時鐘使能控制邏輯器分別用于接收AXI端口的tready信號并且分別與其對應(yīng)的后一級D觸發(fā)器連接；每一級D觸發(fā)器的輸出端與對應(yīng)的復用器的第一輸入端連接，每一級復用器的輸出端與其對應(yīng)的后一級D觸發(fā)器的輸入端連接。

上述方案中，所述每級復用器的第二輸入端和第一級D觸發(fā)器的輸入端接入n+1位源數(shù)據(jù)信號。

上述方案中，所述四級D觸發(fā)器的輸入端均接于時鐘信號。

上述方案中，所述主控狀態(tài)機還用于發(fā)出源數(shù)據(jù)讀使能信號和接收源數(shù)據(jù)有效指示信號。

本發(fā)明實施例還提供一種AXI-Stream接口寫控制方法，該方法為：在任意一個時刻AXI端口的tready信號為低時，主控狀態(tài)機拉低源數(shù)據(jù)讀使能信號停止復用器從數(shù)據(jù)源讀取數(shù)據(jù)，在該過程中，所述三級復用器讀取的額外數(shù)據(jù)按照從后到前順序暫時寄存在四級D觸發(fā)器中。

上述方案中，該方法還包括：當AXI端口的tready信號再次為高時，最后一級D觸發(fā)器將寄存的數(shù)據(jù)發(fā)送到AXI端口，之后，如果AXI端口的tready信號為低，任意一級D觸發(fā)器將數(shù)據(jù)寄存至后一級D觸發(fā)器，直至最后一級D觸發(fā)器將寄存的數(shù)據(jù)全部發(fā)送到AXI端口。

上述方案中，該方法還包括：當AXI端口的tready信號再次為高，并且所述三級復用器讀取的額外數(shù)據(jù)暫時寄存到第二級D觸發(fā)器時，所述主控狀態(tài)機拉高源數(shù)據(jù)讀使能信號，所述三級復用器從源端請求數(shù)據(jù)。

與現(xiàn)有技術(shù)相比，本發(fā)明能夠?qū)崿F(xiàn)機制FPGA內(nèi)部的邏輯資源利用率極高，而且所有的輸出信號都是D觸發(fā)器的輸出，相對于直接使用組合邏輯生成的控制信號，極大的提高時序性能，有利于時序收斂；能夠?qū)崿F(xiàn)無延遲傳輸，提高了數(shù)據(jù)傳輸速率。

附圖說明