[發明專利]改進填充窗口的方法、集成電路及其形成方法

有效

• 申請號: 201910184311.0
• 申請日: 2019-03-12
• 公開（公告）號: CN110649028B
• 公開（公告）日: 2022-03-04
• 發明（設計）人: 林孟漢;邱德馨;吳偉成
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11531;H01L27/1157;H01L27/11573
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種集成電路(IC)，包括：

存儲器區和邏輯區，集成在襯底中；

多個存儲器單元結構，設置在所述存儲器區上，其中，所述多個存儲器單元結構中的存儲器單元結構包括分別設置在所述襯底上方的一對控制柵電極和設置在所述一對控制柵電極的相對側上的一對選擇柵電極；

多個邏輯器件，設置在所述邏輯區上，其中，所述多個邏輯器件中的邏輯器件包括通過邏輯柵極電介質與所述襯底分離的邏輯柵電極；

側壁間隔件，沿所述邏輯柵電極的側壁表面設置；以及

接觸蝕刻停止層(CESL)，設置為沿著所述襯底的頂面，在所述存儲器區內沿著所述一對選擇柵電極的側壁表面向上延伸，并且在所述邏輯區內沿著所述側壁間隔件的側壁表面向上延伸；

其中，所述接觸蝕刻停止層(CESL)與所述一對選擇柵電極的側壁表面直接接觸，并且通過所述側壁間隔件與所述邏輯柵電極的側壁表面分離。

2.根據權利要求1所述的集成電路，其中，所述一對控制柵電極和所述一對選擇柵電極包括多晶硅。

3.根據權利要求1所述的集成電路，其中，所述邏輯柵電極包括多晶硅。

4.根據權利要求1所述的集成電路，還包括：

層間介電層，在所述接觸蝕刻停止層(CESL)上設置在所述存儲器區內的所述多個存儲器單元結構之間和上方，并且在所述邏輯區內的所述多個邏輯器件之間。

5.根據權利要求1所述的集成電路，其中，所述邏輯柵極電介質包括高k介電層，其中，所述邏輯柵電極是金屬柵電極。

6.根據權利要求1所述的集成電路，其中，所述存儲器單元結構包括：

第一單獨的源極/漏極區和第二單獨的源極/漏極區，在所述襯底中位于在所述一對選擇柵電極的相對側上；

公共源極/漏極區，在所述襯底中設置在所述一對控制柵電極之間，其中，所述公共源極/漏極區通過第一溝道區與所述第一單獨的源極/漏極區分離，并且其中，所述公共源極/漏極區通過第二溝道區與所述第二單獨的源極/漏極區分離；以及

一對浮置柵電極，分別位于所述第一溝道區和所述第二溝道區上，并通過控制柵極介電層與所述一對控制柵電極分離。

7.根據權利要求6所述的集成電路，還包括：

下部層間介電層，在所述存儲器區內設置在所述多個存儲器單元結構之間的所述接觸蝕刻停止層(CESL)上并且在所述邏輯區內設置在所述多個邏輯器件之間的所述接觸蝕刻停止層(CESL)上，其中，所述下部層間介電層具有與所述一對控制柵電極和所述邏輯柵電極的頂面齊平的平坦頂面；

上部層間介電層，位于所述下部層間介電層上方；以及

接觸件，設置為穿過所述上部層間介電層和所述下部層間介電層到達所述第一單獨的源極/漏極區和所述第二單獨的源極/漏極區。

8.一種形成集成電路(IC)的方法，所述方法包括：

提供包括存儲器區和邏輯區的襯底；

形成并圖案化多層膜以在所述存儲器區上形成多個存儲器單元結構；

在所述多個存儲器單元結構上方形成偽覆蓋層；

在所述邏輯區上形成多個邏輯器件，所述多個邏輯器件中的邏輯器件包括通過邏輯柵極電介質與所述襯底分離的邏輯柵電極；

其中，所述偽覆蓋層覆蓋所述多個存儲器單元結構，沿著所述邏輯柵電極的側壁表面形成側壁間隔件；

從所述存儲器區中去除所述偽覆蓋層；

沿所述多個存儲器單元結構和所述多個邏輯器件的輪廓形成接觸蝕刻停止層(CESL)；以及

在所述多個存儲器單元結構之間和上方填充下部層間介電層，

其中，所述接觸蝕刻停止層與所述存儲器區內的一對選擇柵電極直接接觸。