[發明專利]一種基于關鍵路徑加密的人工智能處理器安全增強系統及方法

有效

• 申請號: 201910184093.0
• 申請日: 2019-03-12
• 公開（公告）號: CN109981252B
• 公開（公告）日: 2020-07-10
• 發明（設計）人: 侯銳;王興賓;孟丹
• 申請（專利權）人: 中國科學院信息工程研究所
• 主分類號: H04L9/06
• 分類號: H04L9/06;H04L9/08;H04L9/30
• 代理公司: 北京科迪生專利代理有限責任公司 11251
• 代理人: 安麗;成金玉

1.一種基于關鍵路徑加密的人工智能處理器安全增強系統，其特征在于，包括：通用人工智能處理器架構、指令安全單元和數據安全單元；在通用人工智能處理器架構的基礎上添加指令安全單元和數據安全單元；指令安全單元位于總線接口與PE處理單元之間的指令接收通道，指令安全單元通過非對稱加密算法硬件模塊解析出密鑰，利用該密鑰解密來自CPU的加密指令和權重數據，以及對解密后的指令進行完整性校驗，完整性校驗時采用旁路鏈式校驗方法對神經網絡模型的運行指令進行校驗，以此保證人工智能處理器指令的安全；數據安全單元位于通用人工智能處理器架構與總線接口之間，與片外DRAM進行數據交互，完成對人工智能處理器處理的中間數據選擇關鍵路徑的特征圖進行加解密處理，完成對寫入到片外DRAM的中間數據的加密處理和人工智能處理器讀入片外DRAM中間數據的解密，以及對片外DRAM神經網絡模型的權重的解密；其中加密算法的密鑰由隨機數發生器產生，數據安全單元通過對關鍵路徑特征圖的加解密來混淆神經網絡模型層與層之間的邊界，減少內存側信道信息泄露和時間側信道信息泄露；

所述指令安全單元中，旁路鏈式校驗方法由校驗方法和旁路邏輯單元組成，具體實現過程如下：

（1）采用Verilog語言實現鏈路校驗方法，鏈路校驗方法采用循環冗余校驗碼；

（2）采用并行化設計鏈路校驗方法，以此實現旁路邏輯完成對指令的硬件校驗，不影響人工智能處理器正常的指令發送與接收。

2.根據權利要求1所述的基于關鍵路徑加密的人工智能處理器安全增強系統，其特征在于：所述指令安全單元包括非對稱加密算法硬件模塊、AES加密算法硬件模塊以及旁路鏈式校驗模塊；非對稱加密算法硬件模塊是把非對稱加密算法進行硬件實現，用于傳遞加密算法所需的密鑰；AES加密算法硬件模塊為把AES加密算法進行硬件實現，完成對接收到的神經網絡模型的指令的解密。

3.根據權利要求1所述的基于關鍵路徑加密的人工智能處理器安全增強系統，其特征在于：所述數據安全單元中，對關鍵路徑的加密來混淆神經網絡模型層與層之間的邊界的具體實現如下：

（1）解密來自片外DRAM的神經網絡模型的權重，采用三個標準來對神經網絡模型中的特征圖進行關鍵路徑選擇；三個標準進行選擇為：（a）通過計算每個通道權重的絕對值來決定每個特征圖的重要性大小，其中權重的絕對值越大說明其通道的特征圖越重要；（b）通過計算每個濾波器的零值的比例作為重要的評分標準，其中比例越小則說明其該濾波器越重要，則對應的特征圖也越重要；（c）通過評估每個通道的能量消耗來決定特征圖的重要性，其中特征圖通道能量消耗越大則越說明該通道越重要；

（2）對選擇的關鍵路徑的特征圖采用通道密度、通道關聯性、通道個數進行安全性分析；

（3）對關鍵路徑的特征圖通過硬件實現的加密算法進行加解密處理，其中使用的密鑰由隨機數生成器算法產生。

4.根據權利要求1所述的基于關鍵路徑加密的人工智能處理器安全增強系統，其特征在于：采用AES加密算法對通用人工智能處理器架構中的神經網絡模型的權重和運行指令進行加密處理，并采用非對稱加密算法傳輸人工智能處理器的私鑰，用來解密神經網絡模型權重和運行指令的密文；采用隨機數產生器產生隨機數作為人工智能處理器加解密中間數據的密鑰。

5.根據權利要求3所述的基于關鍵路徑加密的人工智能處理器安全增強系統，其特征在于：所述關鍵路徑的特征圖采用三個標準選擇關鍵路徑的特征圖，并且對關鍵路徑的特征圖進行的加解密處理；采用通道密度、通道關聯性以及加密關鍵路徑的個數來量化評估關鍵路徑加密特征圖的安全性的量化方法；基于關鍵路徑特征圖加密的方法不僅能夠保證了人工智能處理器處理中間數據的安全，而且還能夠減少人工智能處理器對片外DRAM訪問的內存側信道信息泄露和時間側信道信息泄露。

6.一種基于關鍵路徑加密的人工智能處理器安全增強方法，其特征在于，實現步驟如下：

（1）人工智能處理器通過非對稱加密算法接收來自CPU的密鑰，結合本地的私鑰計算出加密算法解密的密鑰，用于解密神經網絡模型的加密指令和權重；

（2）然后指令安全單元接收來CPU的加密指令，通過加密算法模塊解密加密指令并進行旁路鏈式校驗，校驗出錯則通知CPU重新發送該指令，指令安全單元還解密來自片外DRAM的神經網絡模型的權重，送至人工智能處理器的片上緩存；所旁路鏈式校驗方法由校驗方法和旁路邏輯單元組成，具體實現過程如下：

采用Verilog語言實現鏈路校驗方法，鏈路校驗方法采用循環冗余校驗碼；

采用并行化設計鏈路校驗方法，以此實現旁路邏輯完成對指令的硬件校驗，不影響人工智能處理器正常的指令發送與接收；

（3）人工智能處理器接收來自指令安全單元的指令對輸入的權重和輸入數據進行計算，得到的人工智能處理器處理的中間數據，中間數據包括輸入特征圖和輸出特征圖，選擇關鍵路徑的特征圖進行加密處理，待到進行神經網絡模型下一層處理時，則解密對應的關鍵路徑的特征圖；直至完成整個神經網絡模型的各個層的計算；

（4）最后，人工智能處理器輸出神經網絡模型對應的概率。