[發明專利]一種電壓切換電路及芯片

在審

• 申請號: 201910180999.5
• 申請日: 2019-03-11
• 公開（公告）號: CN109933120A
• 公開（公告）日: 2019-06-25
• 發明（設計）人: 賴怡璋
• 申請（專利權）人: 歌爾股份有限公司
• 主分類號: G05F1/625
• 分類號: G05F1/625
• 代理公司: 北京博雅睿泉專利代理事務所(特殊普通合伙) 11442
• 代理人: 王昭智

本發明公開了電壓切換電路及芯片，該電壓切換電路包括第一輸入端、第一使能端、第二使能端、輸出端、第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一PMOS管的源極和第二PMOS管的源極均與第一輸入端連接；第一PMOS管的漏極經第一NMOS管與電壓切換電路的接地端連接，第一PMOS管的柵極與第二PMOS管的漏極連接；第二PMOS管的漏極經第二NMOS管與接地端連接，第二PMOS管的柵極與第一PMOS管的漏極連接；第一NMOS管的柵極與第一使能端連接，第二NMOS管的柵極與第二使能端連接。

技術領域

本發明涉及電路設計技術領域，更具體地，涉及一種電壓切換電路及芯片。

背景技術

反熔絲(Anti-fuse)為一種一次性可編程非揮發性內存(OTP)，廣泛應用于各種芯片中。例如可以是傳感器芯片、顯示驅動器芯片、電源管理芯片、無線射頻辨識芯片組(RFID)等。通過在芯片中設置反熔絲，可以提高芯片產量、確保芯片的高效能及提供設計上的彈性。反熔絲具極高阻抗(大于1G歐姆)特性，但是，反熔絲在經一大于6.6V的編程電壓進行高壓編程之后，其結構發生崩潰，使得反熔絲的阻抗大幅降低至5K～500K的范圍。

因此，在反熔絲內存數組的外圍電路中，必須有一個高電平切換電路，針對欲編程的反熔絲子數組施加6.6V的高電平電源，再經由行列譯碼器來決定要編程的反熔絲胞。對于不編程的反熔絲子數組，則施加0V的低電平電源，使其在編程的過程中不會發生崩潰現象。

圖1為2*2反熔絲數組的電路結構示意圖。電壓切換電路HV Switch1輸出電壓為6.6V，電壓切換電路HV Switch2的輸出電壓為0V。當節點A與節點C為高電平輸入、節點B與節點D為低電平輸入時，Cell 1的對地開關被選擇而開啟，反熔絲C1因承受6.6V的高跨壓而產生崩潰，編程成功。當節點A與節點C為低電平輸入、而節點B與節點D為高電平輸入時，Cell 4的對地開關被選擇而開啟，反熔絲C4因承受0V的低跨壓而不會發生崩潰，因此未被編程。由此可知，使用在反熔絲電路中的電壓切換電路必須要能承受VPP＝0V～大于6.6V的廣電壓范圍。對一般的半導體制程來說，此電壓范圍已經超過晶圓廠所保證的安全范圍，電路的可靠度將受到嚴重挑戰甚至發生損害。

傳統上的作法為使用LDMOS管這種高耐壓MOS管來做電壓切換電路設計，如圖2所示。當PROG為高電平時LDMOS管M1將被開啟，電流將從VPP流經R1，透過選擇適當的R1值，來決定N1節點的電壓使得PMOS管M2可正常開啟輸出VOUT＝VIN1＝6.6V，當PROG為低電平時M2關閉，此時VM電壓將升至6.6V，M2因為是耐高壓LDMOS管組件因此可承受VDS＝6.6V。但使用LDMOS需要額外的光罩使得成本提升，而且在電路開啟時也會有直流功率損耗，不適用于現今低成本低功耗的芯片設計概念。

圖3為另一種傳統的設計方式的電路原理圖。串迭多顆MOS并使用一個用于輸入3.3V電壓信號的輸入端VIN2來連接NMOS管MN1、NMOS管MN2、PMOS管MP4的柵極，使得電路中每顆MOS管在操作時V_GD、V_GS、V_DS均能落在安全范圍中。但此做法直流功率損耗的問題仍舊存在，且NMOS管MN1可能在EN為低電平0V時承受超過4V的VDS，NMOS管MN2可能在EN為高電平時承受超過4V的VDS。

而且上述兩種傳統做法的輸出電壓只有0V與6.6V兩種，一般反熔絲電路在讀取模式時需要另一較低的讀取電壓源(例如VIN2＝3.3V)施加于反熔絲胞，因此需要額外加裝VREAD切換電路讓反熔絲電路在讀取模式時能正常運行。

發明內容

本發明實施例的一個目的是提供一種低功耗的電壓切換電路的技術方案。