[發(fā)明專利]半導(dǎo)體設(shè)備及其測試設(shè)備和方法

在審

• 申請?zhí)枺?/td>: 201910167066.2
• 申請日: 2019-03-05
• 公開（公告）號: CN110827914A
• 公開（公告）日: 2020-02-21
• 發(fā)明（設(shè)計）人: 黃淙泰
• 申請（專利權(quán)）人: 三星電子株式會社
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 楊姍

1.一種測試設(shè)備，包括：

測試安裝電路，其上安裝有多個半導(dǎo)體設(shè)備作為相應(yīng)的被測設(shè)備，在所述被測設(shè)備中包括對應(yīng)的延遲控制電路和目標(biāo)電路；以及

測試邏輯器件，電耦接到所述測試安裝電路，所述測試邏輯器件被配置為生成測試輸入，所述測試輸入被并行地提供給所述多個被測設(shè)備內(nèi)的延遲控制電路，所述延遲控制電路至少包括第一延遲控制電路和第二延遲控制電路，所述第一延遲控制電路和所述第二延遲控制電路被配置為在相對于彼此異相的相應(yīng)的第一測試時間間隔和第二測試時間間隔期間，向?qū)?yīng)的第一目標(biāo)電路和第二目標(biāo)電路傳遞所述測試輸入。

2.根據(jù)權(quán)利要求1所述的測試設(shè)備，其中，所述第一延遲控制電路和所述第二延遲控制電路從所述測試邏輯器件同時接收相同的測試輸入，但在不同的時間將所述測試輸入提供給所述第一目標(biāo)電路和所述第二目標(biāo)電路，使得在使用所述測試輸入在所述第二目標(biāo)電路內(nèi)開始第二測試模式之前或之后，使用所述測試輸入在所述第一目標(biāo)電路內(nèi)開始第一測試模式。

3.根據(jù)權(quán)利要求2所述的測試設(shè)備，其中，所述第一延遲控制電路包括定時控制電路，所述定時控制電路使得通過所述第一延遲控制電路向所述第一目標(biāo)電路傳遞所述測試輸入延遲可編程的第一延遲量。

4.根據(jù)權(quán)利要求3所述的測試設(shè)備，其中，所述第一延遲控制電路被配置為當(dāng)通過所述第一延遲控制電路傳遞由所述第一目標(biāo)電路生成的輸出測試數(shù)據(jù)時，繞過所述定時控制電路。

5.根據(jù)權(quán)利要求2所述的測試設(shè)備，其中，所述第一延遲控制電路包括第一定時控制電路，所述第一定時控制電路使得通過所述第一延遲控制電路向所述第一目標(biāo)電路傳遞所述測試輸入的多個部分延遲對應(yīng)的多個不同的延遲量。

6.一種測試設(shè)備，包括：

被測設(shè)備DUT安裝電路，在所述被測設(shè)備DUT安裝電路上安裝有多個半導(dǎo)體設(shè)備作為DUT；以及

測試邏輯器件，被配置為生成提供給所述多個半導(dǎo)體設(shè)備中的目標(biāo)電路的測試輸入，并基于來自所述多個半導(dǎo)體設(shè)備的測試輸出來確定所述DUT是否有缺陷，

其中，所述測試邏輯器件被配置為并行地向所述多個半導(dǎo)體設(shè)備提供所述測試輸入，以及

其中，向所述多個半導(dǎo)體設(shè)備中的一些半導(dǎo)體設(shè)備中的目標(biāo)電路傳送所述測試輸入的時刻不同于向所述多個半導(dǎo)體設(shè)備中的其他一些半導(dǎo)體設(shè)備中的目標(biāo)電路傳送所述測試輸入的時刻。

7.根據(jù)權(quán)利要求6所述的測試設(shè)備，其中，所述多個半導(dǎo)體設(shè)備中的每一個半導(dǎo)體設(shè)備包括延遲控制電路，所述延遲控制電路接收所述測試輸入，使所述測試輸入延遲，并輸出延遲的測試輸入，并且

其中，所述測試邏輯器件被配置為向所述多個半導(dǎo)體設(shè)備提供延遲控制信號，以針對所述測試輸入設(shè)置不同的延遲量。

8.根據(jù)權(quán)利要求6所述的測試沒備，其中，所述多個半導(dǎo)體設(shè)備被分類成第一組至第N組，其中N是等于或大于2的整數(shù)，所述第一組至所述第N組中的每一組包括一個或多個半導(dǎo)體設(shè)備，

其中，屬于同一組的半導(dǎo)體設(shè)備中的目標(biāo)電路同時接收所述測試輸入，并且屬于不同組的半導(dǎo)體設(shè)備中的目標(biāo)電路在不同的時刻接收所述測試輸入。

9.根據(jù)權(quán)利要求6所述的測試設(shè)備，其中，所述多個半導(dǎo)體設(shè)備包括M個半導(dǎo)體設(shè)備，其中M是等于或大于2的整數(shù)，

其中，所述M個半導(dǎo)體設(shè)備中的目標(biāo)電路在不同的時刻接收所述測試輸入。

10.根據(jù)權(quán)利要求6所述的測試設(shè)備，其中，所述多個半導(dǎo)體設(shè)備包括第一半導(dǎo)體設(shè)備，所述第一半導(dǎo)體設(shè)備包括多個通道，所述多個通道中的每個通道經(jīng)由獨立的接口接收所述測試輸入，

其中，所述多個通道中的目標(biāo)電路在不同的時刻接收所述測試輸入。

11.根據(jù)權(quán)利要求10所述的測試設(shè)備，其中，所述第一半導(dǎo)體設(shè)備包括高帶寬存儲器HBM。