[發(fā)明專利]一種IEEE802.1AS時(shí)鐘同步功能實(shí)現(xiàn)系統(tǒng)以及實(shí)現(xiàn)方法

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• 申請(qǐng)?zhí)枺?/td>: 201910161906.4
• 申請(qǐng)日: 2019-03-04
• 公開（公告）號(hào): CN109818702A
• 公開（公告）日: 2019-05-28
• 發(fā)明（設(shè)計(jì)）人: 薛一飛;殷廷瑞
• 申請(qǐng)（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號(hào): H04J3/06
• 分類號(hào): H04J3/06
• 代理公司: 西安文盛專利代理有限公司 61100
• 代理人: 佘文英

本發(fā)明公開了一種IEEE802.1AS時(shí)鐘同步功能實(shí)現(xiàn)系統(tǒng)以及實(shí)現(xiàn)方法。包括：收發(fā)數(shù)據(jù)存儲(chǔ)模塊，MAC發(fā)送控制模塊，MAC接收控制模塊，CRC校驗(yàn)?zāi)K，報(bào)文解析模塊，時(shí)間戳生成模塊，先入先出隊(duì)列時(shí)間戳FIFO模塊，RTC時(shí)鐘模塊，CPU模塊和CPU接口模塊。本發(fā)明方法步驟為：初始化配置時(shí)鐘信息，識(shí)別報(bào)文信息，硬件生成時(shí)間戳，時(shí)間戳保存，根據(jù)時(shí)間戳計(jì)算時(shí)間偏差，時(shí)鐘校正。本發(fā)明采用軟硬件協(xié)同設(shè)計(jì)的方法，在fpga中利用軟核設(shè)計(jì)CPU，報(bào)文的發(fā)送和接收，時(shí)間戳的生成和保存，本地時(shí)鐘均由硬件完成，報(bào)文的解析，時(shí)間戳的讀取，時(shí)鐘偏差的計(jì)算均有軟核CPU來完成。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)通信領(lǐng)域，尤其涉及一種IEEE802.1AS時(shí)間同步系統(tǒng)及其實(shí)現(xiàn)同步的方法。

背景技術(shù)

隨著汽車電子的快速發(fā)展，基于高清音視頻的高級(jí)輔助駕駛系統(tǒng)和無人駕駛技術(shù)逐漸興起，大量音視頻和實(shí)時(shí)數(shù)據(jù)需要通過以太網(wǎng)傳輸。由于網(wǎng)絡(luò)傳輸設(shè)備之間存在的時(shí)鐘的抖動(dòng)和數(shù)據(jù)傳輸路徑延遲嚴(yán)重影響了音視頻和實(shí)時(shí)數(shù)據(jù)的傳輸質(zhì)量，因此隨著數(shù)據(jù)傳輸帶寬和實(shí)時(shí)性的需求增加，對(duì)網(wǎng)絡(luò)傳輸設(shè)備之間的時(shí)間同步提出了更高的要求。時(shí)間同步技術(shù)通過將各傳輸節(jié)點(diǎn)的時(shí)間校準(zhǔn)到一個(gè)較小的范圍內(nèi)，減小時(shí)鐘抖動(dòng)和傳輸延遲帶來的影響，從而提高網(wǎng)絡(luò)的傳輸質(zhì)量，是實(shí)現(xiàn)高清音視頻和實(shí)時(shí)數(shù)據(jù)網(wǎng)絡(luò)傳輸?shù)年P(guān)鍵技術(shù)。目前，國(guó)外許多組織和個(gè)人都正在致力于IEEE802.1AS協(xié)議的軟硬件實(shí)現(xiàn)和時(shí)間同步性能的改進(jìn)。國(guó)內(nèi)研究對(duì)于時(shí)間同步協(xié)議的研究，主要集中在IEEE1588v2協(xié)議的研究和實(shí)現(xiàn)。國(guó)內(nèi)對(duì)于IEEE802.1AS的研究開始較晚，目前仍處于理論研究階段相關(guān)的文獻(xiàn)很少，華為和中興等公司正在研究協(xié)議的實(shí)現(xiàn)和測(cè)試方案。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明的目的在于提供一種IEEE802.1AS時(shí)鐘同步功能實(shí)現(xiàn)系統(tǒng)以及實(shí)現(xiàn)方法。

為了實(shí)現(xiàn)上述目的，本發(fā)明在可編程邏輯芯片F(xiàn)PGA上實(shí)現(xiàn)IEEE802.1AS時(shí)間同步系統(tǒng)，通過軟硬件結(jié)合的方式，硬件負(fù)責(zé)具體的工作，軟件負(fù)責(zé)調(diào)度。既彌補(bǔ)了軟件速度慢的問題，又降低了設(shè)計(jì)的復(fù)雜度。硬件直接打時(shí)間戳，提高了系統(tǒng)的精確度。將延遲測(cè)量和時(shí)間同步兩個(gè)步驟結(jié)合起來，直接采用了一步式同步方法，主從時(shí)鐘各采集兩個(gè)時(shí)間戳，從時(shí)鐘根據(jù)主從時(shí)鐘采集的四個(gè)時(shí)間戳信息計(jì)算主從時(shí)鐘偏差值，根據(jù)主從時(shí)鐘偏差值對(duì)從時(shí)鐘進(jìn)行校準(zhǔn)，完成通信網(wǎng)絡(luò)系統(tǒng)中網(wǎng)絡(luò)設(shè)備的時(shí)鐘同步。

本發(fā)明的技術(shù)方案是：一種IEEE802.1AS時(shí)鐘同步功能實(shí)現(xiàn)系統(tǒng)，其特征是包括收發(fā)數(shù)據(jù)存儲(chǔ)模塊，MAC發(fā)送控制模塊，MAC接收控制模塊，CRC校驗(yàn)?zāi)K，報(bào)文解析模塊，時(shí)間戳生成模塊，先入先出隊(duì)列時(shí)間戳FIFO模塊，RTC時(shí)鐘模塊，CPU模塊和CPU接口模塊；

發(fā)送數(shù)據(jù)存儲(chǔ)模塊的輸出端與MAC發(fā)送控制模塊的輸入端相連；MAC接收控制模塊的輸出端與接收數(shù)據(jù)存儲(chǔ)模塊的輸入端相連；MAC接收控制模塊與外部輸入端相連；MAC發(fā)送控制模塊與外部輸出端相連；CRC檢驗(yàn)?zāi)K與MAC發(fā)送控制模塊和MAC接收控制模塊相連；MAC接收控制模塊的輸入端與接收?qǐng)?bào)文解析模塊的輸入端相連；MAC發(fā)送控制模塊的輸出端與發(fā)送報(bào)文解析模塊的輸入端相連；報(bào)文解析模塊的輸出端與時(shí)間戳生成模塊的輸入端相連；時(shí)間戳生成模塊的輸出端與先入先出隊(duì)列時(shí)間戳FIFO模塊的輸入端相連；RTC時(shí)鐘模塊的輸出端與時(shí)間戳生成模塊的輸入端相連；CPU模塊通過CPU接口模塊與底層硬件相連；

其中，收發(fā)數(shù)據(jù)存儲(chǔ)模塊為存儲(chǔ)容量2K字節(jié)的雙口RAM，接收和發(fā)送各有一個(gè)，分別存儲(chǔ)將要發(fā)送的數(shù)據(jù)和接收到的未處理的數(shù)據(jù)；

MAC發(fā)送控制模塊讀取發(fā)送RAM中的數(shù)據(jù)，封裝成UDP數(shù)據(jù)，通過RGMII格式發(fā)送給外部的物理芯片；

MAC接收控制模塊，用于接收PHY層傳遞過來的以太網(wǎng)幀，校驗(yàn)接收到的幀是否出錯(cuò)，將正確接收的以太網(wǎng)幀提交給上層；

CRC校驗(yàn)?zāi)K用于校驗(yàn)發(fā)送的數(shù)據(jù)是否符合格式和接收的數(shù)據(jù)是否正確；