[發明專利]半導體裝置

在審

• 申請號: 201910159643.3
• 申請日: 2019-03-04
• 公開（公告）號: CN110890378A
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 稻塚卓也;巖崎太一;松浦修武
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11578
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 高迪

實施方式的半導體裝置包括N型阱區域、第1柵極電極、外延層和第1接觸件。N型阱區域包括2個P型雜質擴散區域。第1柵極電極經由柵極絕緣膜設置在2個P型雜質擴散區域間的N型阱區域的上方。外延層以柱狀設置在2個P型雜質擴散區域各自之上。外延層包括含有P型雜質的第1半導體層。第1接觸件設置在外延層的第1半導體層上。

本申請基于日本專利申請2018－167704號(申請日：2018年9月7日)主張優先權，這里引用其全部內容。

技術領域

實施方式涉及半導體裝置。

背景技術

已知有能夠將數據非易失性地存儲的NAND型閃存存儲器。

發明內容

實施方式提供一種能夠抑制晶體管的特性變化的半導體裝置。

技術方案的半導體裝置包括N型阱區域、第1柵極電極、外延層和第1接觸件。N型阱區域包括2個P型雜質擴散區域。第1柵極電極經由柵極絕緣膜設置在2個P型雜質擴散區域間的N型阱區域的上方。外延層以柱狀設置在2個P型雜質擴散區域各自之上。外延層包括含有P型雜質的第1半導體層。第1接觸件設置在外延層的第1半導體層上。

附圖說明

圖1是表示有關第1實施方式的半導體裝置的結構例的框圖。

圖2是表示有關第1實施方式的半導體裝置具備的存儲單元陣列的電路結構的一例的電路圖。

圖3是表示有關第1實施方式的半導體裝置具備的存儲單元陣列的平面布局的一例的平面圖。

圖4是表示有關第1實施方式的半導體裝置具備的存儲單元陣列的截面構造的一例的剖視圖。

圖5是表示有關第1實施方式的半導體裝置中的存儲柱的截面構造的一例的剖視圖。

圖6是表示在有關第1實施方式的半導體裝置中設置在存儲單元陣列下的NMOS晶體管的截面構造的一例的剖視圖。

圖7是表示在有關第1實施方式的半導體裝置中在存儲單元陣列下設置的PMOS晶體管的截面構造的一例的剖視圖。

圖8是表示有關第1實施方式的半導體裝置中的PMOS晶體管的接觸部的更詳細的截面構造的一例的剖視圖。

圖9表示有關第1實施方式的半導體裝置的制造工序的一例，是包括與NMOS晶體管及PMOS晶體管對應的構造體的剖視圖。

圖10表示有關第1實施方式的半導體裝置的制造工序的一例，是包括與NMOS晶體管及PMOS晶體管對應的構造體的剖視圖。

圖11表示有關第1實施方式的半導體裝置的制造工序的一例，是包括與NMOS晶體管及PMOS晶體管對應的構造體的剖視圖。

圖12表示有關第1實施方式的半導體裝置的制造工序的一例，是包括與NMOS晶體管及PMOS晶體管對應的構造體的剖視圖。

圖13表示有關第1實施方式的半導體裝置的制造工序的一例，是包括與NMOS晶體管及PMOS晶體管對應的構造體的剖視圖。

圖14是表示第1實施方式的第1變形例的PMOS晶體管的接觸部的更詳細的截面構造的一例的剖視圖。

圖15是表示第1實施方式的第2變形例的PMOS晶體管的接觸部的更詳細的截面構造的一例的剖視圖。

圖16是表示在有關第2實施方式的半導體裝置中設置在存儲單元陣列下的NMOS晶體管的截面構造的一例的剖視圖。

圖17表示有關第2實施方式的半導體裝置的制造工序的一例，是包括與NMOS晶體管及PMOS晶體管對應的構造體的剖視圖。