[發明專利]電阻式隨機存取存儲器及其制造方法

有效

• 申請號: 201910149502.3
• 申請日: 2019-02-28
• 公開（公告）號: CN111584495B
• 公開（公告）日: 2023-05-30
• 發明（設計）人: 王子嵩
• 申請（專利權）人: 力晶積成電子制造股份有限公司
• 主分類號: H10B63/00
• 分類號: H10B63/00
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種電阻式隨機存取存儲器及其制造方法，其中該電阻式隨機存取存儲器包括堆疊結構、至少一垂直電極、選擇元件以及多個可變電阻結構。堆疊結構是由交替堆疊的多個水平電極與多個第一介電層所組成，其中堆疊結構具有至少一孔道貫穿水平電極與第一介電層。垂直電極形成于至少一孔道內。選擇元件形成于垂直電極與堆疊結構之間的孔道內。可變電阻結構設置于每個水平電極的表面并與孔道內的選擇元件接觸。

技術領域

本發明涉及一種隨機存取存儲器及其制造方法，且特別是涉及一種電阻式隨機存取存儲器及其制造方法。

背景技術

由于電阻式隨機存取存儲器(resistive?random?access?memory，RRAM)具備優越的可擴縮性(scalability)、易操作性、低耗能以及較簡單的制作工藝，所以已成為目前最具前景的非揮發性存儲器技術之一。

如圖1所示，現今電阻式隨機存取存儲器100的構成多具有垂直電極102、可變電阻層104、水平電極106、位線108以及由MOS構成的字符線110等。可變電阻層104形成于垂直電極102與水平電極106之間，且每個垂直電極102連接位線108，以進行電荷的判讀，并通過字符線110控制電阻式隨機存取存儲器100的開或關。

由于電阻式隨機存取存儲器需要設置如MOS的選擇元件，來控制電流的流路，以避免電阻式隨機存取存儲器由于潛泄電流(sneak?current)所造成的讀取錯誤，因此其體積由于元件設計的關系無法進一步縮減，而對于電阻式隨機存取存儲器的集成度造成限制。

發明內容

本發明提供一種電阻式隨機存取存儲器，其可有效提升電阻式隨機存取存儲器的集成度，進而提升元件的性能。

本發明另提供一種電阻式隨機存取存儲器的制造方法，能整合于現有制作工藝并制作出高集成度的電阻式隨機存取存儲器。

本發明的電阻式隨機存取存儲器包括堆疊結構、至少一垂直電極、選擇元件以及多個可變電阻結構。堆疊結構是由交替堆疊的多個水平電極與多個第一介電層所組成，其中堆疊結構具有至少一孔道貫穿水平電極與第一介電層。垂直電極形成于至少一孔道內。選擇元件(selector?element)形成于垂直電極與堆疊結構之間的孔道內。可變電阻結構設置于每個水平電極的表面并與孔道內的選擇元件接觸。

在本發明的一實施例中，上述可變電阻結構包括存儲層、介于存儲層與選擇元件之間的氧化層以及介于存儲層與水平電極的表面之間的阻障層。

在本發明的一實施例中，上述選擇元件包括：過渡金屬氧化物(Transition?MetalOxide，TMO)選擇元件、雙向閾值開關(Ovonic?Threshold?Switching，OTS)選擇元件、金屬/硅/金屬(metal/silicon/metal，MSM)選擇元件或混合離子與電子導體(Mixed?IonicElectronic?Conduction，MIEC)二極管。

在本發明的一實施例中，上述選擇元件包括與垂直電極接觸的柵極層、與氧化層接觸的通道層以及介于通道層與柵極層之間的柵極絕緣層。

在本發明的一實施例中，上述選擇元件還可包括第一導電態摻雜區以及第一導電態外延層。第一導電態摻雜區形成于孔道的第一端的通道層內，其中通道層為第二導電態。第一導電態外延層形成于孔道的第二端，第一導電態外延層與通道層接觸并與柵極層通過柵極絕緣層隔絕，其中柵極層為第二導電態。

在本發明的一實施例中，上述第一導電態為N型，第二導電態為P型。

在本發明的一實施例中，上述第一導電態為P型，第二導電態為N型。