[發(fā)明專利]一種多用戶高速偽隨機(jī)序列發(fā)生器電路及其工作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201910149077.8
• 申請(qǐng)日: 2019-02-28
• 公開(kāi)（公告）號(hào): CN109933303B
• 公開(kāi)（公告）日: 2020-09-18
• 發(fā)明（設(shè)計(jì)）人: 喬廬峰;陳慶華;孟繁成;孫明乾;楊健;鄒仕祥
• 申請(qǐng)（專利權(quán)）人: 中國(guó)人民解放軍陸軍工程大學(xué)
• 主分類號(hào): G06F7/58
• 分類號(hào): G06F7/58
• 代理公司: 南京理工大學(xué)專利中心 32203
• 代理人: 薛云燕

本發(fā)明公開(kāi)了一種多用戶高速偽隨機(jī)序列發(fā)生器電路及其工作方法。該電路包括DDR和FPGA；其中DDR用于預(yù)先為大量用戶以隊(duì)列方式存儲(chǔ)各自的隨機(jī)數(shù)序列，F(xiàn)PGA用于管理DDR中的隨機(jī)數(shù)隊(duì)列，為不同的用戶按順序循環(huán)讀取所屬隊(duì)列中的長(zhǎng)度值。方法為：針對(duì)DDR中的每個(gè)隊(duì)列，在FPGA建立高速子隊(duì)列，用于緩存以突發(fā)方式從DDR中讀出的部分?jǐn)?shù)值供FPGA內(nèi)部的用戶電路高速讀?。划?dāng)某個(gè)子隊(duì)列中緩存數(shù)據(jù)深度低于門限時(shí)，隊(duì)列管理器從DDR內(nèi)部對(duì)應(yīng)的隊(duì)列中根據(jù)上次讀取的存儲(chǔ)位置順序，讀入設(shè)定數(shù)量的長(zhǎng)度值，并寫(xiě)入對(duì)應(yīng)的子隊(duì)列。本發(fā)明提供的偽隨機(jī)序列的長(zhǎng)度大、硬件成本低、實(shí)時(shí)性強(qiáng)，可以同時(shí)為大量用戶提供偽隨機(jī)長(zhǎng)度序列。

技術(shù)領(lǐng)域

本發(fā)明屬于電子電路技術(shù)領(lǐng)域，特別是一種多用戶高速偽隨機(jī)序列發(fā)生器電路及其工作方法。

背景技術(shù)

偽隨機(jī)數(shù)生成電路可以廣泛的應(yīng)用于各類通信測(cè)試設(shè)備和加解密技術(shù)中。目前的偽隨機(jī)數(shù)生成技術(shù)較為成熟，較為典型的包括線性反饋移位寄存器和基于線性同余算法的偽隨機(jī)數(shù)產(chǎn)生器等。應(yīng)用于網(wǎng)絡(luò)協(xié)議測(cè)試儀這類通信測(cè)試設(shè)備時(shí)，通常需要同時(shí)為多達(dá)上千個(gè)測(cè)試業(yè)務(wù)流同時(shí)產(chǎn)生所需的隨機(jī)數(shù)據(jù)包長(zhǎng)度序列，這些長(zhǎng)度序列相互獨(dú)立，在一定取值范圍內(nèi)隨機(jī)分布。如果此時(shí)采用大量獨(dú)立的常規(guī)偽隨機(jī)序列生成電路，那么硬件資源消耗就會(huì)非常大。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種硬件成本低、實(shí)時(shí)性強(qiáng)的多用戶高速偽隨機(jī)序列發(fā)生器電路及其工作方法，能夠同時(shí)為大量用戶提供偽隨機(jī)長(zhǎng)度序列，且偽隨機(jī)序列的長(zhǎng)度大。

實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為：一種多用戶高速偽隨機(jī)序列發(fā)生器電路，包括DDR存儲(chǔ)器和FPGA，其中：

所述DDR存儲(chǔ)器，用于預(yù)先為用戶以隊(duì)列方式存儲(chǔ)各自的隨機(jī)數(shù)序列；用戶通過(guò)網(wǎng)絡(luò)測(cè)試儀的配置界面進(jìn)行測(cè)試配置，測(cè)試軟件為不同業(yè)務(wù)流生成測(cè)試數(shù)據(jù)包長(zhǎng)度序列并寫(xiě)入到DDR中，每個(gè)測(cè)試業(yè)務(wù)流對(duì)應(yīng)DDR中一個(gè)存儲(chǔ)數(shù)據(jù)包長(zhǎng)度值的隊(duì)列，每個(gè)隊(duì)列的長(zhǎng)度為該測(cè)試序列長(zhǎng)度值分布的周期；

所述FPGA，用于管理DDR存儲(chǔ)器中的隨機(jī)數(shù)隊(duì)列，為不同的用戶按順序循環(huán)讀取所屬隊(duì)列中的長(zhǎng)度值；在FPGA中，針對(duì)DDR中的每個(gè)隊(duì)列，建立一個(gè)對(duì)應(yīng)的子隊(duì)列，存儲(chǔ)來(lái)自于DDR中對(duì)應(yīng)的隊(duì)列數(shù)據(jù)；FPGA中設(shè)置有隊(duì)列管理電路，用于管理DDR中每個(gè)隊(duì)列的建立和讀取，并管理FPGA內(nèi)部各個(gè)子隊(duì)列的建立和讀?。划?dāng)子隊(duì)列中緩存數(shù)據(jù)深度降低到設(shè)定門限時(shí)，隊(duì)列管理電路從DDR內(nèi)部對(duì)應(yīng)的隊(duì)列中根據(jù)上次讀取的存儲(chǔ)位置，順序讀入設(shè)定數(shù)量的長(zhǎng)度值，并寫(xiě)入對(duì)應(yīng)的子隊(duì)列。

進(jìn)一步地，F(xiàn)PGA中的隊(duì)列管理電路，包括DDR多用戶偽隨機(jī)序列管理電路和片內(nèi)多用戶偽隨機(jī)序列管理電路，F(xiàn)PGA內(nèi)部還包括片內(nèi)多用戶偽隨機(jī)序列管理電路所維護(hù)的多用戶本地偽隨機(jī)序列緩沖區(qū)及對(duì)應(yīng)的頭尾指針存儲(chǔ)器、讀寫(xiě)指針存儲(chǔ)器，DDR多用戶偽隨機(jī)序列管理電路所維護(hù)的與DDR中多個(gè)隊(duì)列對(duì)應(yīng)的頭尾指針存儲(chǔ)器和讀指針存儲(chǔ)器；

所述片內(nèi)多用戶偽隨機(jī)序列管理電路在接收到端口用戶幀生成電路的請(qǐng)求后，根據(jù)該用戶的編號(hào)和對(duì)應(yīng)的當(dāng)前內(nèi)部隊(duì)列讀指針讀出一個(gè)隨機(jī)數(shù)并發(fā)送給該用戶；當(dāng)一個(gè)用戶本地緩沖的隨機(jī)數(shù)個(gè)數(shù)少于給定的門限時(shí)，向DDR多用戶偽隨機(jī)序列管理電路發(fā)出請(qǐng)求，請(qǐng)求從DDR中按照順序以突發(fā)的方式讀入數(shù)據(jù)；

所述DDR多用戶偽隨機(jī)序列管理電路接收到請(qǐng)求后，根據(jù)該用戶的編號(hào)，讀出對(duì)應(yīng)的隊(duì)列信息，包括頭指針、尾指針和當(dāng)前讀指針，并根據(jù)讀出的信息，從當(dāng)前讀指針位置開(kāi)始以突發(fā)的方式從DDR中讀出一組數(shù)據(jù)并發(fā)送給片內(nèi)多用戶偽隨機(jī)序列管理電路，根據(jù)該用戶本地隊(duì)列的寫(xiě)指針將數(shù)據(jù)依次寫(xiě)入本地偽隨機(jī)序列緩沖區(qū)。

進(jìn)一步地，F(xiàn)PGA中還包括分屬不同端口的用戶幀生成電路，從片內(nèi)多用戶偽隨機(jī)序列管理電路讀取需要生成的數(shù)據(jù)幀長(zhǎng)度信息，產(chǎn)生所需的測(cè)試幀，一個(gè)用戶幀生成電路能夠同時(shí)模擬多個(gè)用戶業(yè)務(wù)流。

進(jìn)一步地，所述測(cè)試軟件為不同業(yè)務(wù)流生成測(cè)試數(shù)據(jù)包長(zhǎng)度序列并寫(xiě)入到DDR中，具體如下：