[發(fā)明專利]半導(dǎo)體存儲裝置

在審

• 申請?zhí)枺?/td>: 201910147702.5
• 申請日: 2019-02-27
• 公開（公告）號: CN111223505A
• 公開（公告）日: 2020-06-02
• 發(fā)明（設(shè)計）人: 宮川正;穗谷克彥
• 申請（專利權(quán)）人: 東芝存儲器株式會社
• 主分類號: G11C11/00
• 分類號: G11C11/00;G11C11/413
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責任公司 11287
• 代理人: 楊林勳

1.一種半導(dǎo)體存儲裝置，具備：

多個存儲單元陣列，分別具有矩陣狀配置的多個存儲單元；

多個字線，與所述多個存儲單元陣列各自的多個行分別連接；

多個位線，與所述多個存儲單元陣列各自的多個列分別連接；

多個行選擇電路，與所述多個存儲單元陣列分別對應(yīng)地設(shè)置，且與所述多個字線連接；及

多個列選擇電路，與所述多個存儲單元陣列分別對應(yīng)地設(shè)置，且與所述多個位線連接；

在接收到同一行地址的情形時，所述多個行選擇電路以從被選擇的存儲單元到行選擇電路為止的字線長度不同的方式，進行字線的選擇操作，

在接收到同一列地址的情形時，所述多個列選擇電路以從被選擇的存儲單元到列選擇電路為止的位線長度不同的方式，進行位線的選擇操作。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述多個行選擇電路及所述多個列選擇電路從所述多個存儲單元陣列中分別選擇多個第1存儲單元，

所述多個第1存儲單元在陣列內(nèi)的位置不同。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中在接收到同一行地址的情形時，所述多個行選擇電路中相鄰的行選擇電路選擇相鄰的字線，

在接收到同一列地址的情形時，所述多個列選擇電路中相鄰的列選擇電路選擇相鄰的位線。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述多個存儲單元陣列包含第1及第2存儲單元陣列，

所述多個行選擇電路包含與所述第1及第2存儲單元陣列分別對應(yīng)地設(shè)置的第1及第2行選擇電路，

所述多個列選擇電路包含與所述第1及第2存儲單元陣列分別對應(yīng)地設(shè)置的第1及第2列選擇電路，且

所述第1行選擇電路及所述第1列選擇電路選擇所述字線長度及所述位線長度最短的存儲單元，

所述第2行選擇電路及所述第2列選擇電路選擇所述字線長度及所述位線長度最長的存儲單元。

5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述多個行選擇電路分別相對于所述多個存儲單元陣列配置在相同側(cè)，

所述多個列選擇電路分別相對于所述多個存儲單元陣列配置在相同側(cè)。

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述多個存儲單元陣列包含第1及第2存儲單元陣列，

所述多個行選擇電路包含與所述第1及第2存儲單元陣列分別對應(yīng)地設(shè)置的第1及第2行選擇電路，

所述多個列選擇電路包含與所述第1及第2存儲單元陣列分別對應(yīng)地設(shè)置的第1及第2列選擇電路，且

所述第1行選擇電路與所述第2行選擇電路配置在互不相同之側(cè)，

所述第1列選擇電路與所述第2列選擇電路配置在互不相同之側(cè)。

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲裝置，其中所述第1行選擇電路及所述第1列選擇電路從所述第1存儲單元陣列中選擇第1存儲單元，

所述第2行選擇電路及所述第2列選擇電路從所述第2存儲單元陣列中選擇第2存儲單元，

所述第1存儲單元與所述第2存儲單元在陣列內(nèi)的位置相同。

8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其更具備將來自外部的地址解碼，產(chǎn)生行地址及列地址的解碼電路。

9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述存儲單元具備存儲元件、及與所述存儲元件連接的選擇元件。

10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中所述存儲元件是可變電阻元件。

11.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中所述存儲元件是磁阻效應(yīng)元件。