[發明專利]半導體結構及其制備方法

有效

• 申請號: 201910146686.8
• 申請日: 2019-02-27
• 公開（公告）號: CN110943084B
• 公開（公告）日: 2023-05-09
• 發明（設計）人: 黃仲麟
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本公開提供一種半導體結構及其制備方法。該半導體結構包括一半導體基材、一介電層、一阻障層、及一導電層。該半導體基材具有多個凸臺。該介電層設于該半導體基材上且具有多個分別設于所述凸臺上的區域。該阻障層形成于該凸臺的一第一側面、該區域的一第二側面、該半導體基材的鄰近該第一側面的一上表面、及該介電層的一鄰近于該第二側面的正面之上。該導電層具有一基底及多個突出部，該多個突出部從該基底伸出，該多個突出部接觸設于該上表面、該第一側面、該第二側面之上的該阻障層，且該基底與所述突出部的晶粒尺寸一致。

技術領域

本公開主張2018/09/21申請的美國正式申請案第16/138,066號的優先權及益處，該美國正式申請案的內容以全文引用的方式并入本文中。

本公開涉及一種半導體結構及其制備方法，特別關于一種具有一平滑接觸面的動態隨機存取存儲存儲器(DRAM)以及一平滑化DRAM的導電層接觸面的方法。

背景技術

動態隨機存取存儲存儲器(DRAM)電路被廣泛應用在電子產業中以存儲數據。各存儲單元是由一單電容及一用作電荷轉移晶體管的場效晶體管所組成。

最近，該DRAM的接觸插塞是由化學氣相沉積(CVD)再接著以物理氣相沉積(PVD)來形成。這樣的兩步驟制程是必要的，因為由CVD所形成的導電層上表面十分粗糙，難以使用光刻以及蝕刻制程直接圖案化。

然而，用于形成導電層的二步驟制程復雜且昂貴，且由PVD及CVD所形成的導電層晶體尺寸并不相同。如此一來，PVD以及CVD所形成的導電層間的接口容易引發頸縮(necking)連結，并在接下來例如光刻或蝕刻的程序中，造成高阻抗或圖案倒塌。

上文的“現有技術”說明僅是提供背景技術，并未承認上文的“現有技術”說明公開本公開的標的，不構成本公開的現有技術，且上文的“現有技術”的任何說明均不應作為本公開的任一部分。

發明內容

本公開的一個實施例提供一種半導體結構。該半導體結構包括一半導體基材、一介電層、一阻障層、及一導電層。該半導體基材具有多個凸臺。該介電層設于該半導體基材之上且具有多個分別設于所述凸臺上的區域。該阻障層形成于該凸臺的一第一側面、該區域的一第二側面、該半導體基材的鄰近該第一側面的一上表面、及該介電層的鄰近于該第二側面的一正面之上。該導電層具有一基底及多個突出部，該多個突出部從該基底伸出，該多個突出部接觸設于該上表面、該第一側面、該第二側面之上的該阻障層，且該基底與所述突出部的晶粒尺寸一致。

在一些實施例中，該導電層的晶粒尺寸實質上是介于5納米至100納米的范圍中。

在一些實施例中，該基底接觸設于正面之上的該阻障層。

在一些實施例中，設于該第一側面、該第二側面、該上表面、及該正面之上的該阻障層厚度是一致的。

在一些實施例中，該凸臺具有一第一下方寬度以及小于該第一下方寬度的一第一上方寬度，且該區域具有一第二下方寬度以及小于該第二下方寬度的一第二上方寬度。

在一些實施例中，該第一側面及該第二側面沿著一垂直方向的斜率是一致的。

在一些實施例中，該基底與所述突出部是一體成型。

在一些實施例中，該阻障層的一底面低于該半導體基材的一第一表面。

在一些實施例中，該導電層包括鎢，該阻障層包括鈦，且該介電層包括氧化物。