[發明專利]半導體結構及其形成方法

在審

• 申請號: 201910133512.8
• 申請日: 2019-02-22
• 公開（公告）號: CN111613581A
• 公開（公告）日: 2020-09-01
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構及其形成方法，形成方法包括：提供鰭部和位于所述鰭部上的溝道疊層，溝道疊層包括犧牲層和位于犧牲層上的溝道層，靠近鰭部一側的部分溝道層作為第一溝道層，位于第一溝道層上的剩余溝道層作為第二溝道層；形成多個橫跨溝道疊層的偽柵結構；在偽柵結構兩側的溝道疊層中形成與第一溝道層接觸的第一源漏摻雜層；在第二溝道層側壁上形成第二源漏摻雜層；去除偽柵結構和犧牲層后，在偽柵結構和犧牲層的位置處形成柵極結構。第一源漏摻雜層、第一溝道層以及柵極結構中包圍第一溝道層的柵極結構用于構成一個晶體管，第二源漏摻雜層、第二溝道層以及柵極結構中包圍第二溝道層的柵極結構構成另一個晶體管，優化了半導體結構的電學性能。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了更好的適應器件尺寸按比例縮小的要求，半導體工藝逐漸開始從平面晶體管向具有更高功效的三維立體式的晶體管過渡，如全包圍柵極(Gate-all-around，GAA)晶體管。全包圍金屬柵極晶體管中，柵極從四周包圍溝道所在的區域，與平面晶體管相比，全包圍金屬柵極晶體管的柵極對溝道的控制能力更強，能夠更好的抑制短溝道效應。

全柵極納米線可以在現有的替代柵鰭式場效應晶體管(FinTET)工藝流程中僅添加兩個過程模塊得到，兩個過程模塊如下：一是在體硅(bulk Silicon)或者SOI wafer上生長一層硅，這樣可避免體硅材料漏電。二是在可更換的金屬門回路上選擇性的移除鍺硅，然后利用HKMG(high-k絕緣層+金屬柵極)堆疊環繞硅通道去形成全包圍金屬柵極晶體管。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，優化半導體結構的電學性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底、凸出于所述襯底上分立的鰭部以及位于所述鰭部上的多個溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層，其中，靠近所述鰭部一側的部分所述溝道層作為第一溝道層，位于所述第一溝道層上的剩余所述溝道層作為第二溝道層；形成橫跨所述溝道疊層的偽柵結構，且所述偽柵結構覆蓋所述溝道疊層的部分頂壁和部分側壁；在所述偽柵結構兩側的溝道疊層中形成第一源漏摻雜層，所述第一源漏摻雜層與所述第一溝道層接觸；在所述第二溝道層側壁上形成第二源漏摻雜層；在所述偽柵結構露出的襯底上形成層間介質層，所述層間介質層覆蓋所述第一源漏摻雜層和第二源漏摻雜層并露出所述偽柵結構頂部；去除所述偽柵結構，在所述偽柵結構的位置處形成柵極開口；去除所述犧牲層，在所述犧牲層的位置處形成與所述柵極開口連通的通道；在所述柵極開口和通道中形成柵極結構。

相應的，本發明實施例還提供一種半導體結構，包括：襯底；鰭部，位于所述襯底上；第一源漏摻雜層，分立于所述鰭部上；一個或多個相間隔的第一溝道層，位于所述第一源漏摻雜層之間，且與所述第一源漏摻雜層接觸，所述第一溝道層懸置于所述鰭部上方；第二源漏摻雜層，分立懸空于所述第一源漏摻雜層上；一個或多個相間隔的第二溝道層，位于所述第二源漏摻雜層之間，且與所述第一源漏摻雜層接觸，所述第二溝道層懸置于所述第一溝道層上方；柵極結構，橫跨所述鰭部上的所述第一溝道層和第二溝道層，且包圍所述第一溝道層和第二溝道層。

與現有技術相比，本發明實施例的技術方案具有以下優點：