[發明專利]電路載體及其制造方法

有效

• 申請號: 201910125542.4
• 申請日: 2019-02-20
• 公開（公告）號: CN111132455B
• 公開（公告）日: 2021-12-03
• 發明（設計）人: 吳俊毅;李建勛;余振華;劉重希
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H05K1/03
• 分類號: H05K1/03;H05K1/14;H05K3/46;H01L23/31
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 康艷青;姚開麗

提供一種電路載體及其制造方法。所述電路載體包括至少一個柔性結構以及電路結構。所述柔性結構包括第一介電層及設置在第一介電層上的導電圖案。所述電路結構設置在所述柔性結構上且電連接到所述導電圖案。所述電路結構包括第二介電層及電路層。所述第二介電層設置在柔性結構上且具有與第一介電層的楊氏模量不同的楊氏模量。所述電路層設置在第二介電層上且延伸到第二介電層中以接觸柔性結構的導電圖案。所述柔性結構插置在電路結構中。柔性結構的第一介電層的一部分及導電圖案的一部分從電路結構的邊緣延伸出。

技術領域

本發明的實施例是涉及一種電路載體及其制造方法，特別是涉及一種包括可撓性結構的電路載體及其制造方法。

背景技術

一般來說，由一個或多個電子裝置組成的當代高性能計算系統已廣泛用于各種高級電子應用。就用于集成電路組件或半導體芯片的封裝來說，一個或多個芯片封裝一般結合到電路載體(例如系統板、印刷電路板等)以與其他外部裝置或電子組件進行電連接。

電子系統的總體電性能受關鍵組件中的每一者影響，包括存儲裝置、處理裝置、輸入/輸出(input/output，I/O)裝置、任何相關聯的接口元件的性能或結構以及內連接口的類型及結構。由于多接口劣化(multi-interfaces degradation)，電路載體中現有的連接件已面臨嚴重的接觸電阻問題。隨著近來對微型化、更高速度及更好的電性能(例如更低的傳輸損耗(transmission loss)及插入損耗(insertion loss))的需求增加，已增加了對更具創造性的封裝技術及組裝技術的需求。

發明內容

根據本公開的一些實施例，提供一種電路載體。所述電路載體包括至少一個柔性結構以及電路結構。所述柔性結構包括第一介電層及設置在第一介電層上的導電圖案。所述電路結構設置在所述至少一個柔性結構上且電連接到所述至少一個柔性結構的所述導電圖案。所述電路結構包括第二介電層及電路層。所述第二介電層設置在所述至少一個柔性結構上且具有與第一介電層的楊氏模量不同的楊氏模量。所述電路層設置在所述第二介電層上且延伸到所述第二介電層中以接觸所述至少一個柔性結構的所述導電圖案。所述至少一個柔性結構插置在電路結構中。所述至少一個柔性結構的第一介電層的一部分及導電圖案的一部分從電路結構的邊緣延伸出。

根據本公開的一些實施例，提供電路載體的制造方法。所述方法包括至少以下步驟。提供包括介電層及位于所述介電層上的導電圖案的柔性結構。在所述柔性結構上疊層預先圖案化的介電層并形成導電材料，其中所述導電材料接觸所述柔性結構的所述導電圖案，所述預先圖案化的介電層包括第一區、連接到所述第一區的第二區以及設置在所述第二區內的開口，所述預先圖案化的介電層的所述開口暴露出所述柔性結構的外圍區并被所述導電材料覆蓋。選擇性地移除所述導電材料的與所述預先圖案化的介電層的所述第一區對應的第一部分以及所述導電材料的與所述預先圖案化的介電層的所述第二區對應的第二部分以形成電路層并暴露出所述柔性結構的所述外圍區處的所述導電圖案。

根據本公開的一些實施例，提供一種電路載體的制造方法。所述方法包括至少以下步驟。在第一介電層的兩個相對的表面上形成導電圖案以形成柔性結構。在所述第一介電層的所述兩個相對的表面上疊層第二介電層以將所述柔性結構夾置在其中，其中所述第二介電層的楊氏模量與所述第一介電層的楊氏模量不同。在所述第一介電層的所述兩個相對的表面上疊層導電材料層以將所述第二介電層及所述柔性結構夾置在其中。通過局部地移除所述導電材料層在所述第二介電層之上形成圖案化導電層，其中所述圖案化導電層的一部分穿透所述第二介電層以接觸所述柔性結構的所述導電圖案。選擇性地刻蝕所述圖案化導電層以形成電路層并暴露出所述柔性結構的所述導電圖案中的至少一者的外圍部分。

附圖說明

結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特征并非按比例繪制。事實上，為論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1A到圖5B是示出根據一些實施例的柔性結構的制造方法中的各階段的各種視圖。