[發明專利]半導體結構及其形成方法

在審

• 申請號: 201910116405.4
• 申請日: 2019-02-15
• 公開（公告）號: CN109830464A
• 公開（公告）日: 2019-05-31
• 發明（設計）人: 何延強;林宗德;黃仁德;汪旭東
• 申請（專利權）人: 德淮半導體有限公司
• 主分類號: H01L23/02
• 分類號: H01L23/02;H01L23/552;H01L23/60;H01L21/60
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體結構及其形成方法，其中半導體結構包括：第一基底，所述第一基底包括若干器件區和若干密封環區，且每個器件區分別由所述密封環區包圍，所述第一基底包括相對的第一面和第二面；位于第一基底若干器件區和若干密封環區第一面表面的第一器件層，所述第一器件層包括位于第一基底密封環區第一面表面的第一導電層；位于第一基底密封環區內的第一插塞，所述第一插塞與第一導電層電連接，且第一基底的第二面暴露出所述第一插塞；位于第一基底密封環區的第二面表面的第二導電層，且所述第二導電層與所述第一插塞連接。所述半導體結構具有屏蔽、防靜電效果。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在集成電路(IC，Integrated Circuit)的制造中，制作密封環(也稱作防護環，Seal Ring)對于半導體工藝來說是重要的一環。

隨著半導體技術的發展，集成電路被制成芯片的形式。在晶圓上相鄰的芯片之間會存在劃片槽(scribe line)，通過劃片槽切割晶圓，將晶圓分成多個芯片。然而，對晶圓進行切割的過程中，易產生機械應力，所述機械應力容易對芯片造成破壞。為了防止半導體芯片受到切割工藝的損害，會在芯片(chip)和劃片槽之間形成密封環結構。

然而，現有的密封環結構的功能比較單一，從而切割形成的芯片性能仍較差。

發明內容

本發明解決的技術問題是提供一種半導體結構及其形成方法，使半導體結構具有屏蔽、靜電防護性能。

為解決上述技術問題，本發明實施例提供一種半導體結構，包括：第一基底，所述第一基底包括若干器件區和若干密封環區，且每個器件區分別由所述密封環區包圍，所述第一基底包括相對的第一面和第二面；位于第一基底若干器件區和若干密封環區第一面表面的第一器件層，所述第一器件層包括位于第一基底密封環區第一面表面的第一導電層；位于第一基底密封環區內的第一插塞，所述第一插塞與第一導電層電連接，且第一基底的第二面暴露出所述第一插塞；位于第一基底密封環區的第二面表面的第二導電層，且所述第二導電層與所述第一插塞連接。

可選的，還包括：第二基底，所述第二基底包括第五面；位于所述第二基底的第五面表面的第二器件層；所述第二器件層與所述第一器件層相鍵合。

可選的，還包括：操作襯底；所述操作襯底表面與所述第一器件層相鍵合。

可選的，所述第一器件層包括：位于第一基底第一面表面的第一介質層；位于所述第一介質層表面的所述第一導電層；位于第一基底與第一導電層之間的第二插塞。

可選的，還包括：位于所述第一基底內的隔離結構，所述第一基底的第一面暴露出所述隔離結構。

可選的，還包括：位于所述隔離結構表面的連接層，所述連接層包括相對的第三面和第四面，且所述第四面與隔離結構表面接觸；所述第一器件層位于所述連接層表面。

可選的，所述連接層的材料包括：多晶硅、單晶硅、非晶硅或金屬。

可選的，所述第一器件層內還具有第三插塞，所述第三插塞一端位于所述連接層的第三面表面，且所述第三插塞的另一端與所述第一導電層底部表面相接觸。

可選的，所述第一插塞與所述連接層的第四面接觸。

可選的，所述第一器件層內還包括：若干層重疊的第三導電層；位于相鄰兩層第三導電層之間或相鄰第一導電層和第三導電層之間的第四插塞。